《EDA技術erilog版》實驗指導書

金陵科技學院信息技術學院金陵科技學院信息技術學院《EDA技術》試驗指導書試驗1 QuartusII設計平臺的使用試驗序號：1 試驗名稱：QuartusII設計平臺的使用適用專業(yè)：電子信息工程、通信工程 學時數(shù)：4學時一、試驗目的生疏QuartusII設計平臺的界面把握QuartusII設計平臺的常用功能把握QuartusII開發(fā)流程二、試驗要求調試程序要記錄調試過程中消滅的問題及解決方法；給出每個問題的算法或畫出流程圖；編寫程序要標準、正確，上機調試過程和結果要有記錄，并留意調試程序集成環(huán)境的把握及應用，不斷積存編程及調試閱歷；做完試驗后給出本試驗的試驗報告。三、試驗設備、環(huán)境至少PIII計算機，裝有QuartusII6.0以上軟件四、試驗步驟及內容教師演示講解QuartusII的使用教師演示QuartusII的原理圖設計過程。教師演示QuartusII的Verilog操作步驟，包括設計輸入、編譯處理、驗證〔包括功能仿真、時序仿真〕和器件編程。學生依據(jù)原理圖設計步驟設計一個半加器并仿真輸入源文件,選擇菜單”File”\”New”,彈出“New”“BlockDiagram/SchematicFile”，消滅原理圖文件的編輯界面。雙擊工作區(qū)域，消滅“Symbol”界面，開放界面左邊的Libraries對話框內的primitivesand2、異或門xor、輸入信號線Input、輸出信號線Output，并把它們依次拉入原理圖編輯區(qū)，如以下圖〔參考〕連接各器件，并保存為h_add.bdf文件創(chuàng)立工程：點擊“file/newprojectwizard”菜單項選擇項，并按其供給的步驟創(chuàng)立工程選擇目標器件：點擊“assignments/settings”菜單項選擇項，選擇要編程的芯片型號以及配置方式全過程編譯：選擇“processing/startcompilation”或點擊工具欄快捷按鈕開頭全過程編譯〔〕u1h_adderdh_adderaor2ac coutAcobainbinu1h_adderdh_adderaor2ac coutAcobainbinf_addercoutainAcofbinBsoeu3Bsosumcinsumcinu2仿真其次步：選擇“view/utilitywindows”的“Nodefinder”“filter”框內選擇“pins:all”，點擊List按鈕，消滅本設計工程中的全部端口，選擇要仿真的端口并拖入波形編輯窗口〔留意觀看教師現(xiàn)場演示“edit”菜單的“endtime”選項設置仿真時間“assignments/settings”“filtersettings”中的“simulator”選項，選擇功能仿真〔Functional〕或時序仿真(Timing)觀看仿真結果，選擇“processing/startsimulation”或點擊快捷按鈕，仿真完畢后觀看并分析輸出的仿真波形，檢驗設計是否正確，如不正確，需查錯并修改，重復以上步驟直到仿真波形符合要求。 I113學生依據(jù)Verilog設計步驟編寫簡潔程序并仿真Verilog程序設計的操作步驟除設計輸入與原理圖不同外，其它步驟參考原理圖的設計過程,,VerilogfileVerilog源文件的編輯界面。輸入Verilog源程序：modulemynand_2(a,b,c);inputa,b;outputc;assignc=~(a&b);endmodule保存文件名為mynand_2.v到指定文件夾。創(chuàng)立工程等步驟同原理圖設計過程。參照上例，練習用Verilog形式設計一個半加器Verilog形式設計一個全加器，給出仿真結果撰寫試驗報告五、爭論、思考題比較VHDL語言與一般高級語言的異同處，體會VHDL作為硬件描述語言的特點。答：VHDLVHDL是將一個設計后，其它設計就可以直接調用這個實體?！?VHDL2〕VHDL標準格式消滅的，因此可以對其仿真〔3〕可以支持大規(guī)模設計的分解和已有設〔4〕具有獨立性。試驗二 組合規(guī)律電路的Verilog設計試驗序號：2 試驗名稱：組合規(guī)律電路的Verilog設計適用專業(yè)：電子信息工程、通信工程 學時數(shù)：4學時一、試驗目的生疏Verilog語言的根本構造。把握用Verilog語言實現(xiàn)組合規(guī)律功能器件的規(guī)律功能的一般方法。二、試驗要求調試程序要記錄調試過程中消滅的問題及解決方法；給出每個問題的算法或畫出流程圖；編寫程序要標準、正確，上機調試過程和結果要有記錄，并留意調試程序集成環(huán)境的把握及應用，不斷積存編程及調試閱歷；做完試驗后給出本試驗的試驗報告。三、試驗設備、環(huán)境PII以上計算機，裝有QuartusII6.0以上軟件四、試驗步驟及內容教師簡潔回憶所需學問并演示一個組合規(guī)律電路的實現(xiàn)過程。簡潔回憶組合規(guī)律電路的特點及常用規(guī)律功能器件的功能回憶QuartusIIVerilog操作步驟41數(shù)據(jù)選擇器為例，重點演示該組合規(guī)律電路的Verilog設計過程。1〕41數(shù)據(jù)選擇器的真值表與電路符號S[1..0]S[1..0]AB YCD地址輸入輸出S0S100A01B10C11DAB YCD2〕41數(shù)據(jù)選擇器的參考Verilog程序modulemulti_4v(a,b,c,d,s1,s0,y);inputa,b,c,d,s1,s0;outputy;reg[1:0]sel;regy;always@(a,b,c,d,s1,s0)beginsel={s1,s0};if(sel==0)y=a;elseif(sel==1)y=b;elseif(sel==2)y=c;elsey=d;endendmodule讓學生依據(jù)設計選題編寫簡潔程序可供選擇進展設計的組合規(guī)律電路如下，要求規(guī)定課時內至少完成3種規(guī)律電路的設計。設計對象選擇：根本門電路、81數(shù)據(jù)選擇器、3-8譯碼器、BCD碼譯碼器、優(yōu)先級編碼器、全加器、4位加法器。學生對所編寫的Verilog程序進展軟件仿真，直到仿真結果滿足功能要求。功能仿真。選擇某一型號器件后時序仿真。記錄正確的源程序與仿真波形。五、爭論思考題功能仿真與時序仿真有何區(qū)分？記錄軟件仿真的波形并與實際功能相比照，檢查是否符合功能要求。記錄試驗過程遇到的問題以及解決的方法。試驗三 時序規(guī)律電路的Verilog設計試驗序號：3 試驗名稱：時序規(guī)律電路的Verilog設計適用專業(yè)：電子信息工程、通信工程 學時數(shù)：4學時一、試驗目的生疏Verilog語言的編程方法學會利用Verilog語言設計實現(xiàn)時序規(guī)律功能器件的規(guī)律功能。總結體會Verilog語言的編程技巧方法二、試驗要求調試程序要記錄調試過程中消滅的問題及解決方法；給出每個問題的算法或畫出流程圖；編寫程序要標準、正確，上機調試過程和結果要有記錄，并留意調試程序集成環(huán)境的把握及應用，不斷積存編程及調試閱歷；做完試驗后給出本試驗的試驗報告。三、試驗設備、環(huán)境PII以上計算機，裝有QuartusII6.0以上軟件四、試驗步驟及內容教師簡潔回憶所需學問并演示一個時序規(guī)律電路的實現(xiàn)過程。簡潔回憶時序規(guī)律電路的特點及常用規(guī)律功能器件的功能回憶QuartusIIVerilog操作步驟以計數(shù)器為例，重點演示該時序規(guī)律單元的Verilog設計過程。modulecountbasic(clk,q);inputclk;output[7:0]q;reg[7:0]q1;always@(posedgeclk)beginq1=q1+1;endassignq=q1;endmodule讓學生依據(jù)設計選題編寫簡潔程序可供選擇進展設計的時序規(guī)律電路如下，要求規(guī)定課時內至少完成3種時序電路的設計。設計對象選擇：各類根本觸發(fā)器、各種功能的計數(shù)器、各種功能的移位存放器。學生對所編寫的Verilog程序進展軟件仿真，直到仿真結果滿足功能要求。功能仿真。選擇某一型號器件后時序仿真。記錄正確的源程序與仿真波形。五、爭論思考題使用PROCESS時敏感信號的使用原則有哪些？用VHDL描述時鐘邊沿有哪些方法？比較各自的特點。記錄、爭論試驗過程遇到的問題以及解決的方法。試驗四 狀態(tài)機的Verilog設計試驗序號：4 試驗名稱：狀態(tài)機的Verilog設計適用專業(yè)：電子信息工程、通信工程 學時數(shù)：4學時一、試驗目的生疏Verilog語言的編程方法學會利用Verilog語言設計有限狀態(tài)機。二、試驗要求調試程序要記錄調試過程中消滅的問題及解決方法；給出每個問題的算法或畫出流程圖；編寫程序要標準、正確，上機調試過程和結果要有記錄，并留意調試程序集成環(huán)境的把握及應用，不斷積存編程及調試閱歷；做完試驗后給出本試驗的試驗報告。三、試驗設備、環(huán)境PII以上計算機，裝有QuartusII6.0以上軟件四、試驗步驟及內容教師回憶所需學問?！埠喎Q狀態(tài)機轉換的過程就是實現(xiàn)規(guī)律功能的過程。態(tài)機的輸出變量是否與輸入變量有關，可將狀態(tài)機分為莫爾型〔Moore〕狀態(tài)機與米里型〔Mealy〕狀態(tài)機兩種。Moore型狀態(tài)機莫爾型〔Moore〕狀態(tài)機的輸出規(guī)律僅與當前狀態(tài)有關，與輸入變量無關，輸入變量的作用只是與當前狀態(tài)一起打算當前狀態(tài)的下一狀態(tài)是什么。莫爾型〔Moore〕狀態(tài)機框圖如2-33所示。Mealy型狀態(tài)機設計米里型〔Mealy〕狀態(tài)機的輸出規(guī)律不僅與當前狀態(tài)有關，還與當前的輸入變量有關，輸入變量的作用不僅是與當前狀態(tài)一起打算當前狀態(tài)的下一狀