分立元件門電路

分立元件門電路第1頁，課件共84頁，創(chuàng)作于2023年2月§3.1概述

門：電子開關(guān)滿足一定條件時，電路允許信號通過

開關(guān)接通。開門狀態(tài)：關(guān)門狀態(tài)：條件不滿足時，信號通不過

開關(guān)斷開。第2頁，課件共84頁，創(chuàng)作于2023年2月開關(guān)作用二極管反向截止：開關(guān)接通開關(guān)斷開三極管（C,E)飽和區(qū)：截止區(qū)：開關(guān)接通CEB開關(guān)斷開正向?qū)ǎ篊EB第3頁，課件共84頁，創(chuàng)作于2023年2月§3.2分立元件門電路FABD1D2+12V3.9KR邏輯變量0V3V邏輯函數(shù)uAuBuF0V0V0.3V0V3V0.3V3V0V0.3V3V3V3.3V一、二極管與門(uD=0.3V)第4頁，課件共84頁，創(chuàng)作于2023年2月規(guī)定高電位：1低電位：0正邏輯極性指定負(fù)邏輯極性指定高電位：0低電位：1混合邏輯I:負(fù)邏輯O:正邏輯一般采用正邏輯I:正邏輯（input)O:負(fù)邏輯(output)第5頁，課件共84頁，創(chuàng)作于2023年2月0.3V3.3VFABD1D2+12V3.9KR0V3V“0”“1”“1”“0”第6頁，課件共84頁，創(chuàng)作于2023年2月uAuBuF0V0V0.3V0V3V0.3V3V0V0.3V3V3V3.3V000010輸入輸出

ABF100111真值表:真值表:

n個變量N=2n種組合第7頁，課件共84頁，創(chuàng)作于2023年2月000010輸入輸出

ABF100111真值表功能：當(dāng)A與B都為高時，輸出F才為高。F是A和B的與函數(shù)邏輯式：F=A?B“?”:邏輯與運(yùn)算邏輯乘法運(yùn)算111第8頁，課件共84頁，創(chuàng)作于2023年2月邏輯符號：&ABF二極管與門任0則0全1則1口訣：波形圖（時序圖）ABF第9頁，課件共84頁，創(chuàng)作于2023年2月二、二極管或門FABD1D2-12VR0V3V-0.3V2.7VuAuBuF0V0V-0.3V0V3V2.7V3V0V2.7V3V3V2.7V(uD=0.3V)第10頁，課件共84頁，創(chuàng)作于2023年2月FABD1D2-12VR0V3V“0”“1”-0.3V2.7V“1”“0”000011輸入輸出

ABF101111真值表真值表第11頁，課件共84頁，創(chuàng)作于2023年2月功能：當(dāng)A或者B任意有一個為高，或同時都為高時，輸出F就為高。F是A和B的或函數(shù)。邏輯式：F=A+B“+”:邏輯或運(yùn)算邏輯加法運(yùn)算000011輸入輸出

ABF101111真值表011101111第12頁，課件共84頁，創(chuàng)作于2023年2月邏輯符號：ABF二極管或門任1則1全0則0口訣：波形圖（時序圖）ABF第13頁，課件共84頁，創(chuàng)作于2023年2月三、三極管非門AF0.3V3.2V保證UA=0.3V時,三極管可靠截止1)當(dāng)UA=0.3V時:+2.5VD+12V1.5K1K18K-12VP=30T工作情況:設(shè):T截止要求:UBE0.5V第14頁，課件共84頁，創(chuàng)作于2023年2月當(dāng)UA=0.3V時:設(shè):IB=0A0.3V1.5K1K18K-12VP+12VF+2.5VD=30TIBUp=-12/18+0.3/1.51/18+1/1.5=-1.8VD導(dǎo)通,起箝位作用:

UD=0.7V

箝位二極管Up<0.5VT截止

UF=2.5V+0.7V=3.2V3.2V第15頁，課件共84頁，創(chuàng)作于2023年2月2)當(dāng)UA=3.2V時:設(shè):T飽和導(dǎo)通.A3.2V1.5K1K18K-12VP+12VF+2.5VD=30TIB

IBsT的UCES=0.3V,UBE=0.7V。即UF=0.3V,D截止。檢驗(yàn)T飽和條件:臨界飽和基極電流=ICS

第16頁，課件共84頁，創(chuàng)作于2023年2月估算IB:先計算IBS:IBS=(12-0.3)/1K30=0.39mA=0.96mA

IB

>

IBs,T飽和的假設(shè)成立。得:UF=0.3VA3.2V1.5K1K18K-12VP+12VF+2.5VD=30TICIBI1I2I1=I2+IB0.3V第17頁，課件共84頁，創(chuàng)作于2023年2月0110真值表FAD+12V+2.5V1.5K1K18K-12VP=300.3V3.2V0.3V3.2V輸入輸出

AF“0”“1”“1”“0”第18頁，課件共84頁，創(chuàng)作于2023年2月0110

真值表輸入輸出

AF功能：當(dāng)A為高時,輸出F為低；A為低時，F(xiàn)為高。F是A的非函數(shù)。邏輯式：F=邏輯求反運(yùn)算“–”:邏輯非運(yùn)算第19頁，課件共84頁，創(chuàng)作于2023年2月邏輯符號：三極管非門波形圖（時序圖）A1AFF求反運(yùn)算第20頁，課件共84頁，創(chuàng)作于2023年2月四、DTL電路ABD1D2+12V3.9KR二極管與門與非門：A?BAB(Diode—TransistorLogic)-12V三極管非門D+12V+2.5V1.5K1K18KP=30F第21頁，課件共84頁，創(chuàng)作于2023年2月與非門：任0則1全1則0口訣：&ABF邏輯式：邏輯符號：F=第22頁，課件共84頁，創(chuàng)作于2023年2月或非門：ABD1D2-12VR二極管或門A+BD+12V+3V1.5K1K18K-12VP=30三極管非門FA+B第23頁，課件共84頁，創(chuàng)作于2023年2月或非門：任1則0全0則1口訣：ABF邏輯式：邏輯符號：F=第24頁，課件共84頁，創(chuàng)作于2023年2月采用不同的邏輯極性，則實(shí)現(xiàn)的邏輯關(guān)系也不同。例：二極管與門（正邏輯）AB+12VR0V3V0.3V3.3VFLLL000111001110LHL010

101011100HLL100011101

010HHH111000110001I:+O:-

ABF正邏輯負(fù)邏輯混合邏輯混合邏輯電平狀態(tài)表邏輯真值表I:-

O:+(ABF)(ABF)第25頁，課件共84頁，創(chuàng)作于2023年2月LLL000111001110LHL010

101011100HLL100011101

010HHH111000110001I:+O:-

ABF正邏輯負(fù)邏輯混合邏輯混合邏輯電平狀態(tài)表邏輯真值表I:-

O:+(ABF)(ABF)正邏輯負(fù)邏輯混合邏輯混合邏輯(I:+O:-)(I:-

O:+)邏輯式：F=ABF=A+BF=ABF=A+B

邏輯關(guān)系:正與門;負(fù)或門;

混合邏輯與非門,或非門。注意：若無特殊說明，一般均采用正邏輯。

第26頁，課件共84頁，創(chuàng)作于2023年2月邏輯關(guān)系:正邏輯負(fù)邏輯混合邏輯混合邏輯(I:+O:-)(I:-

O:+)正與門;負(fù)或門;混合邏輯：與非門,或非門。正與非門;負(fù)或非門;混合邏輯：與門,或門。正非門;負(fù)非門;

混合邏輯：邏輯恒等。注意：一般均采用正邏輯。

第27頁，課件共84頁，創(chuàng)作于2023年2月1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。分立元件門電路的缺點(diǎn)第28頁，課件共84頁，創(chuàng)作于2023年2月

§3.3TTL與非門

數(shù)字集成電路：在一塊半導(dǎo)體基片上制作出一個完整的邏輯電路所需要的全部元件和連線。使用時接：電源、輸入和輸出。數(shù)字集成電路具有體積小、可靠性高、速度快、而且價格便宜的特點(diǎn)。TTL型電路：輸入和輸出端結(jié)構(gòu)都采用了半導(dǎo)體晶體管，稱之為:Transistor—TransistorLogic。第29頁，課件共84頁，創(chuàng)作于2023年2月100個以下：小規(guī)模集成電路

(SmallScaleIntegration:SSI)幾百個：中規(guī)模集成電路（MediumScaleIntegration:MSI

)幾千個：大規(guī)模集成電路（LargeScaleIntegration:LSI

)一萬個以上：超大規(guī)模集成電路（VeryLargeScaleIntegration:VLSI

)名稱第30頁，課件共84頁，創(chuàng)作于2023年2月3.3.1TTL與非門電路結(jié)構(gòu)和工作原理一、結(jié)構(gòu)0.3V3.4V+5VABCFR4R2R13kT2R5R3T3T4T1T51007503603K第31頁，課件共84頁，創(chuàng)作于2023年2月+5VABCR1T1R2T2R3FR4R5T3T4T5輸入級輸出級中間級第32頁，課件共84頁，創(chuàng)作于2023年2月T1與R1組成輸入級：T1—多發(fā)射極晶體管：實(shí)現(xiàn)“與”運(yùn)算。等效電路

b1=A?B?C

c1+5VR1T1b1ABCc1AB+5Vb1R1C第33頁，課件共84頁，創(chuàng)作于2023年2月+5VR1c1T1b1ABCR2T2R3FR4R5T3T4T5“與”“非”復(fù)合管形式與非門輸出級第34頁，課件共84頁，創(chuàng)作于2023年2月+5VR1c1T1b1ABCR2T2R3FR4R5T3T4T5“與”“非”復(fù)合管形式

TTL與非門輸出級0.3V3.4V第35頁，課件共84頁，創(chuàng)作于2023年2月二、工作原理1、任一輸入為低電平（0.3V）時+5VFR4R2R1R5R3T3b1ABC“0”

截止c1T1T5T2T41V0.3V第36頁，課件共84頁，創(chuàng)作于2023年2月UF=5-UBE3-UBE4-UR2

3.4V高電平！+5V“0”FR4R2R13kR5T3T4T1b1c1ABC1VUFRLT2

，T5：截止邏輯關(guān)系:任0則1第37頁，課件共84頁，創(chuàng)作于2023年2月2.輸入全為高電平（3.4V）時4.1V3.4V“1”(3.4V)T5T4發(fā)射結(jié)全反偏R2+5VFR4R1T2R5R3T3T1b1c1ABC電位箝在2.1V0.7V1.4V第38頁，課件共84頁，創(chuàng)作于2023年2月2.輸入全為高電平（3.4V）時全導(dǎo)通(T2、

T5飽和)T5T4R2截止T1:倒置狀態(tài)C、E作用顛倒+5VFR4R1T2R5R3T3T1b1c1ABC1V0.7V1.4V“1”(3.4V)發(fā)射結(jié)全反偏電位箝在2.1V第39頁，課件共84頁，創(chuàng)作于2023年2月UF=0.3V飽和T1T2T5T2：截止邏輯關(guān)系：全1則0+5VFR2R13kR3b1c1ABC“1”(3.4V)電位箝在2.1V發(fā)射結(jié)全反偏第40頁，課件共84頁，創(chuàng)作于2023年2月TTL與非門&ABCF輸入任0：T2、T5截止,T3、T4導(dǎo)通；U0=U0H

。輸入全1：T4截止,T2、T5飽和導(dǎo)通;U0=U0L

。邏輯關(guān)系：任0則1全1則0與非門第41頁，課件共84頁，創(chuàng)作于2023年2月3.3.2TTL與非門外特性和參數(shù)測試電路一、電壓傳輸特性：UO

UI&+5VUIUOR第42頁，課件共84頁，創(chuàng)作于2023年2月簡化的傳輸特性(UOUI)曲線—二值性曲線UOHUOLUIHUIL1.4UTUO(V)UI(V)1231230截止區(qū)(T5：關(guān)門)轉(zhuǎn)折區(qū)(過渡區(qū))飽和區(qū)(T5：開門)閾值電壓:UT=1.4V

門檻電壓(Threshold)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC1007503603K第43頁，課件共84頁，創(chuàng)作于2023年2月

通用：UOH2.4V，

UOL

0.4V

典型值：

輸出高電平UOH=3.4V

輸出低電平UO

L

=0.3V

閾值電壓

UT

=1.4V1.輸出端2.輸入端：

典型值：輸入高電平

UIH=3.4V

輸入低電平

UIL

=0.3V

通用：UIUT

UI=“1”，與非門開門UO

L；

UI<UT

UI=“0”，與非門關(guān)門

UOH。

典型參數(shù)：第44頁，課件共84頁，創(chuàng)作于2023年2月二、輸入負(fù)載特性(UIRI)

UIVRIC+5VR4R2R13kb1100750FT2R5R3T3T4T1T5c1AB3603K第45頁，課件共84頁，創(chuàng)作于2023年2月UI=RIRI+R1(5-UBE1)=4.3RI3+RI例：RI=0.5K

UI=0.6V<UT

UI為低電平當(dāng)RI較小時：設(shè)：T2、T5截止截止R4T2R3c1T1+5VR13kT5b1RIUIR2R5T3T4F第46頁，課件共84頁，創(chuàng)作于2023年2月當(dāng)RI較小時：UI<UT,

T2、

T5截止，T3、T4導(dǎo)通：UF=UOH。T1+5VR13kb1RIUIR2R4R5T3T4UFRLF第47頁，課件共84頁，創(chuàng)作于2023年2月當(dāng)UI=UT時，T5將飽和導(dǎo)通:UF=UOL;此時RI=?求出：RI=1.45K

臨界電阻即:1.45K;1.4=RIRI+3(5-UBE1)1.4V當(dāng)RI1.45K時

箝位UI=1.4V,UF=

UOL。1.45K飽和UF=UOL+5VRIFR2R13kT2R3T1T5b1c12.1V1.4V0.7V第48頁，課件共84頁，創(chuàng)作于2023年2月20RI(K)UI(V)12310.60.51.41.45多余輸入端處理：接+5V若懸空:UI=“1”輸入端并聯(lián)使用對應(yīng):UOH對應(yīng):UOLABCF

UIVRI&第49頁，課件共84頁，創(chuàng)作于2023年2月RI

UI關(guān)系

:RI1.45K時:輸入端（UI）相當(dāng)于接“1”(高電平);RI<1.45K時:輸入端（UI）相當(dāng)于接“0”(低電平);RI=

(輸入端懸空)時：相當(dāng)于接“1”

(高電平)。

第50頁，課件共84頁，創(chuàng)作于2023年2月三、扇出系數(shù)(fanout)

與非門輸出驅(qū)動同類門的個數(shù)：N8

。與非門的扇出系數(shù)一般是10?！獛ж?fù)載能力驅(qū)動器：扇出系數(shù)可以大于20。第51頁，課件共84頁，創(chuàng)作于2023年2月1.與非門輸出為高電平時：（UIL:T2、T5截止，T3、

T4導(dǎo)通。）

拉電流：IOH（幾百)iORL(等效)拉電流能力：維持UOH時，所允許的最大拉電流值。+5VR4R2R5T3T4UOH第52頁，課件共84頁，創(chuàng)作于2023年2月2.與非門輸出為低電平時：iORL+5V(等效)灌電流：IOL約十幾mA灌電流能力：維持UOL時，所允許的最大灌電流值。+5VR2R13kT2R3T1T5b1c1UOL第53頁，課件共84頁，創(chuàng)作于2023年2月四、動態(tài)特性tuiotuoo50%50%tp1tp2導(dǎo)通傳輸時間截止傳輸時間波形邊沿變壞延遲變化uo

平均傳輸時間（Propagationdelay)tpd=tp1+

tp22典型值：310ns第54頁，課件共84頁，創(chuàng)作于2023年2月對TTL與非門的要求：1）掌握其邏輯關(guān)系：任0則1，全1則0；2）掌握其典型參數(shù)，會使用；3）了解其基本結(jié)構(gòu)，能定性分析其工作原理。第55頁，課件共84頁，創(chuàng)作于2023年2月

§3.4其它類型的TTL門電路一、集電極開路的與非門（OC門）1.問題的提出標(biāo)準(zhǔn)TTL與非門進(jìn)行與運(yùn)算:&ABEF&CD&G1AB

CD&ABEF&CDG能否“線與”？（OpenCollector)G=EF=AB

CD

EF

EF第56頁，課件共84頁，創(chuàng)作于2023年2月問題：TTL與非門的輸出電阻很低。i功耗與非門截止：

T4熱擊穿iUOL與非門導(dǎo)通：不允許&ABEF&CDG與非門截止與非門導(dǎo)通+5VR4R2T3T4T51007503KR3UOH+5VR4R2T3T4T51007503KR3UOL第57頁，課件共84頁，創(chuàng)作于2023年2月2.OC門結(jié)構(gòu)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC去掉T3,T4標(biāo)準(zhǔn)TTL與非門可以斷開第58頁，課件共84頁，創(chuàng)作于2023年2月（Open

Collector)F=ABC&符號缺角集電極開路“與”“非”RL（外接）UCCFT5+5VR2R13kT2R3T1b1c1ABC特點(diǎn)：RL和UCC可以外接。第59頁，課件共84頁，創(chuàng)作于2023年2月3.“線與”電路F=F1F2F3RL（外接）任0則0全1則1F&&&UCCF1F2F3A1B1C1A2B2C2A3B3C3“線與”使用OC門的關(guān)鍵是選擇外接RL:根據(jù)帶負(fù)載情況確定。第60頁，課件共84頁，創(chuàng)作于2023年2月二、三態(tài)輸出與非門（TS門）(ThreeState)三種狀態(tài)高電平低電平高阻狀態(tài)（禁止?fàn)顟B(tài)）標(biāo)準(zhǔn)與非門輸出狀態(tài)第61頁，課件共84頁，創(chuàng)作于2023年2月1.三態(tài)門結(jié)構(gòu)控制端DEE1(使能端:Enable）AB輸入端+5VFR4R2R1T2R5R3T3T4T1T5第62頁，課件共84頁，創(chuàng)作于2023年2月

2.工作原理F“1”3.4V截止“0”0.3V工作狀態(tài)E=“0”+5VR4R2R1T2R5R3T3T4T1T5ABDEE1第63頁，課件共84頁，創(chuàng)作于2023年2月F“0”0.3V“1”3.4V截止導(dǎo)通截止E=“1”高阻狀態(tài)（禁止?fàn)顟B(tài)）+5VR4R2R1T2R5R3T3T4T1T5ABDEE1

E=“1”時：F=Z(高阻狀態(tài))1V第64頁，課件共84頁，創(chuàng)作于2023年2月&ABF符號：功能表：0（工作狀態(tài)）輸出E接低電平時為工作狀態(tài)1高阻狀態(tài)（禁止?fàn)顟B(tài)）第65頁，課件共84頁，創(chuàng)作于2023年2月若去掉使能端的非門：+5VFR4R2R1T2R5R3T3T4T1T5控制端(使能端:Enable）AB輸入端DE第66頁，課件共84頁，創(chuàng)作于2023年2月&ABF符號：功能表：接高電平時為工作狀態(tài)1（工作狀態(tài)）輸出E0高阻狀態(tài)（禁止?fàn)顟B(tài)）第67頁，課件共84頁，創(chuàng)作于2023年2月3.用途主要作為TTL電路與總線（BUS)間的接口電路公用總線E1E2E3用公用總線分時傳送不同數(shù)據(jù)譯碼器&A1B1E1&A2B2E2&A3B3E3門工作門工作門工作第68頁，課件共84頁，創(chuàng)作于2023年2月三、與或非門&CD&AB1F+ABCDFF=AB+CDF=AB+CD簡化的等效邏輯圖:邏輯符號:ABCDF&&第69頁，課件共84頁，創(chuàng)作于2023年2月§3.5MOS門電路一、MOS電路的特點(diǎn)：２、是電壓控制元件，靜態(tài)功耗小。3、允許電源電壓范圍寬（318V）。4、扇出系數(shù)大，抗噪聲容限大。優(yōu)點(diǎn)１、工藝簡單，集成度高。缺點(diǎn)：工作速度比TTL低。第70頁，課件共84頁，創(chuàng)作于2023年2月MOS門的開關(guān)作用MOS門

D、S極之間的開關(guān)狀態(tài)受UGS的控制增強(qiáng)型：N溝道P溝道UGS>

UT

>0

(開啟電壓）UGS<UT

DS斷開DS導(dǎo)通（幾百歐）UGS<UT<0

(開啟電壓）UGS>UTDS導(dǎo)通（幾百歐）DS斷開第71頁，課件共84頁，創(chuàng)作于2023年2月二、MOS門電路1.MOS反相器（非門）0VUDD1)UA=

0V:工作原理:2)UA=UDD:UGSUT,T截止;UF=UDD,F=“1”。

NMOS增強(qiáng)型+UDDFARDSGTUDD0VUGS>UT,T導(dǎo)通;UF0V

,F=“0”。結(jié)構(gòu):第72頁，課件共84頁，創(chuàng)作于2023年2月0110真值表：輸入輸出

AF0VUDD

NMOS增強(qiáng)型UDD0V+UDDFARDSG邏輯式：F=1AF邏輯符號:第73頁，課件共84頁，創(chuàng)作于2023年2月有源負(fù)載的MOS反相器（非門）T2(負(fù)載管）T1(驅(qū)動管）邏輯式：F=AF+UDDDGSUGS=UDS>UT導(dǎo)通有源負(fù)載

NMOS增強(qiáng)型AF+UDDT1

(非線性電阻)第74頁，課件共84頁，創(chuàng)作于2023年2月2.CMOS反相器CMOS電路Complementary-Symmetry

MOS互補(bǔ)對稱式MOST2(負(fù)載管）T1(驅(qū)動管）PMOS管NMOS管T1:ONT2:OFFOFFON同一電平:+UDDSDADSGF1)

結(jié)構(gòu)第75頁，課件共84頁，創(chuàng)作于2023年2月“0”(0V)UGS<UT<0導(dǎo)通+UDDSDAFDSGT2T1PMOSNMOSUGS<UT>0截止“1”(+UDD