Verilog入門訓(xùn)練4-三人表決器

實訓(xùn)3：三人表決器的設(shè)計與實現(xiàn)問題提出：表決器既是多數(shù)通過事件，三個人參與表決，大于或等于二人即為通過。請設(shè)計一個數(shù)字組合邏輯電路，實現(xiàn)上述三人表決功能。1.邏輯抽象假設(shè)參與表決的三人分別為A、B、C，表決結(jié)果為F。當三人中有兩人或以上同意，即A、B、C三個輸入中有兩個或以上為1時，F(xiàn)=1。在FPGA開發(fā)板上，同樣可以定義三個撥動開關(guān)分別代表A、B和C，一個LED燈代表F，表決通過時，燈亮，否則燈滅。2.列出真值表A00001111B00110011C01010101F00010111ABC0001111000011101110得到：F=AB+BC+AC3.使用Quartus8.0建立項目，建立過程和注意事項見前兩周的實驗指導(dǎo)，選擇器件時隨便指定一個。這里的項目名稱為voter3。（切記項目保存路徑和實驗過程中新建的文件保存路徑都不要出現(xiàn)中文）4.項目建好后，新建Verilog文件并輸入代碼選擇“File”——“New”——“VerilogHDLfile”。第1種方法：直接根據(jù)邏輯表達式寫出代碼，即數(shù)據(jù)流描述方式。如下所示。保存文件，文件名同為voter3。5.編譯項目?！癙rocessing”——“StartCompilation”6.功能仿真編譯通過后，新建波形仿真文件：“File”——“New”，選擇“VectorWaveformFile”，如下圖所示：在出現(xiàn)的編輯界面左側(cè)右鍵，選擇如下：在“InsertNodeorBus”里選擇“NodeFinder…”在彈出來的“NodeFinder”中，首先在“Filter”中選擇“Pins：Unassigned”，然后點擊“l(fā)ist”，在“NodesFound”中會列出引腳，第三步選擇全部引腳（鼠標拉），點擊“>>”，最后點擊“OK”即可。在“InsertNodeorBus”界面點擊“OK”。所有的回到的這時候會看到所有的引腳會列出來，如下所示，三個輸入默認為低電平，輸出F狀態(tài)未知。由實驗原理可知，為了得到A、B、C三個信號不同的組合，設(shè)置A為10ns周期信號，B為20ns周期信號，C為40ns周期信號。設(shè)置方法如下：選擇輸入“A”，點擊右鍵，選擇“Value”——“Clock”。在Clock中設(shè)置周期為10ns。如下所示：按設(shè)置完成后，如下所示：保存波形文件，路徑不要有中文！添加完激勵信號后，選擇“Processing”—“SimulatorTool”，在“Simulationmode”中選擇“Functional”，再點擊“GenerateFunctionalSimulationNetlist”。然后選擇“Overwritesimulationinputfilewithsimulationresult”，點擊“Start”開始仿真。Voter3.vwf仿真成功后，回到波形文件，會彈出提示。選擇“是”來更新仿真結(jié)果，如下圖所示：根據(jù)仿真結(jié)果分析，例如在紅線所在位置，A=1，B=0，C=1，就是說三個人中有兩個人舉手通過，因此F應(yīng)該等于1。結(jié)果正確。也可以從其他任意位置是否符合要求。分析，看電路7.指定引腳點擊“File”——“SaveProject”，然后關(guān)閉quartus8.0。打開Quartus11.0，選擇“OpenProject”，找到上面保存的項目。項目打開后，首先更換器件，方法如下：點擊項目中器件（剛才隨便指定的），右鍵，選擇“Device”在彈出來的器件選擇界面中，在Family欄選擇CycloneIVE，右邊Package處選擇“FBGA”，然后在列表中找到需要的EP4CE30F23C08器件，點擊OK。器件選擇后，需要重新編譯程序：“Processing”——“StartCompilation”。編譯通過后，查看開發(fā)板使用手冊，指定引腳。A、B、C對應(yīng)SW0至SW2，引腳分別為：C2、F1、F2,。LED_OUT對應(yīng)LEDG0，引腳為J2?！癆ssignments”—“PinPlanner”。8.設(shè)置其他沒有使用的引腳為接地狀態(tài)第一步，在項目導(dǎo)航欄中選擇器件名稱，右鍵選擇“Device”；第二步，在彈出框中選擇“DeviceandPinOptions”在“Category”中選擇“UnusedPins”，將所有“Reserveallunusedpins”設(shè)置為“Asoutputdrivingground”，點擊“OK”。最后編譯項目。“Processing”——“StartCompilation”。9.燒寫程序?！癟ools”——“Programor”。檢查是否有編程器USBBlaster0，然后按“Start”開始燒寫程序。10.在開發(fā)板上檢驗實驗結(jié)果，撥動開關(guān)至不同狀態(tài)，查看LED燈是否符合設(shè)計要求。拍照，記錄實驗結(jié)果。未能得到預(yù)期實驗結(jié)果的同學(xué)思考各個步驟，排除錯誤。擴展實驗部分：1.使用行為描述，用case語句實現(xiàn)三人表決器。重新編譯代碼：“Processing”——“StartCompilation”。到FPGA，看電路是否按照要求工作。reg是什么關(guān)鍵詞？always的用法、格式？case的語法格式？下載代碼思考以下幾點：2.使用結(jié)構(gòu)描述方式完成三人表決器。由于F的表達式為：實現(xiàn)上述電路一共需要3個二輸入與門和1個三輸入或門。其他設(shè)置全部不要改變，回到Verilog代碼F=AB+BC+AC，將原來的代碼改寫為下述代碼：代碼主體部分中的and和or是quartus中已經(jīng)定義好的基本門電路，代碼相當于直接調(diào)用。這點非常重要，