集成電路設(shè)計第4版王志功課后參考答案

章節(jié)1什么是無生產(chǎn)線集成電路設(shè)計？列出無生產(chǎn)線集成電路設(shè)計的特點和環(huán)境。擁有設(shè)計人才和技術(shù)，但不擁有生產(chǎn)線。特點：電路設(shè)計，工藝制造，封裝分立運行。環(huán)境：IC產(chǎn)業(yè)生產(chǎn)能力剩余，人們需要更多的功能芯片設(shè)計。什么是摩爾（Moore）定律？簡述集成電路技術(shù)發(fā)展趨勢。集成電路的特征尺寸向深亞微米/納米發(fā)展；晶圓的尺寸增加；集成電路的規(guī)模和速度不斷提高；集成電路復(fù)雜度不斷增加；工藝線建設(shè)投資費用越來越高。簡述我國集成電路產(chǎn)業(yè)面臨的發(fā)展機遇與存在的主要問題。1）產(chǎn)業(yè)總體規(guī)模小，市場自給能力不足。市場需求的CPU、存儲器等通用芯片和通信、網(wǎng)絡(luò)、消費電子等產(chǎn)品中的高檔芯片也基本依靠進口。2）企業(yè)規(guī)模小，力量分散，技術(shù)創(chuàng)新難以滿足產(chǎn)業(yè)發(fā)展需求。3）價值鏈整合能力不強，芯片與企業(yè)整機聯(lián)動機制尚未形成。芯片企業(yè)與整機企業(yè)間相互溝通不充分。具有戰(zhàn)略合作關(guān)系的企業(yè)不多，沒有形成全方位多層次的聯(lián)動機制。4）專業(yè)設(shè)備、儀器和材料發(fā)展滯后。專用設(shè)備、儀器和關(guān)鍵材料等產(chǎn)業(yè)鏈上游環(huán)節(jié)薄弱，生產(chǎn)線上的系統(tǒng)成套設(shè)備、前工序核心設(shè)備及測試設(shè)備幾乎全部依賴進口。大尺寸硅片、光刻膠、特種氣體和掩模板等關(guān)鍵材料等也基本依賴進口。什么叫Fabless集成電路設(shè)計？芯片設(shè)計單位和工藝制造單位分離，即芯片設(shè)計單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實現(xiàn)（代客戶加工，簡稱代工）。設(shè)計公司擁有設(shè)計人才和技術(shù)，但不擁有生產(chǎn)線，成為無生產(chǎn)線（Fabless）集成電路設(shè)計公司。什么叫工藝設(shè)計文件PDK？它包括哪些內(nèi)容？代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計文件（PDK，ProcessDesignKits）通過因特網(wǎng)傳送（或光盤等媒介郵寄）給設(shè)計單位。PDK文件包括工藝電路模擬用的器件的SPICE參數(shù)，版圖設(shè)計用的層次定義，設(shè)計規(guī)則，晶體管、電阻、電容等元件和通孔（Via）、焊盤等基本結(jié)構(gòu)的版圖，與設(shè)計工具關(guān)聯(lián)的設(shè)計規(guī)則檢查（DRC，DesignRuleCheck）、參數(shù)提取（EXTraction）和版圖電路圖對照（LVS，Layout

Vs

Schematic）用的文件。多項目晶圓（MPW）技術(shù)的特點是什么？對發(fā)展集成電路設(shè)計有什么意義？MPW：把幾到幾十種工藝上兼容的芯片拼裝到一個宏芯片上，然后以步行的方式排列到一到多個晶圓上。意義：降低成本。8.集成電路設(shè)計需要的知識范圍有哪些？系統(tǒng)知識、電路知識、工具知識和工藝知識。章節(jié)2GaAs和InP材料各有哪些特點? GaAs和InP材料因為具有更高的載流子遷移率和近乎半絕緣的電阻率等，能工作在超高速超高頻。GaAs和InP中，電子和空穴可直接復(fù)合，可用來制作發(fā)光器件，如發(fā)光二極管（LED）、激光二極管（LD）和光電集成電路（OEIC）。①GaAs襯底是半絕緣的，在這樣的襯底上可制作出高性能的器件，如電感、微波變壓器及微波毫米波傳輸線；②GaAs器件和IC能工作在更高的溫度；③具有更好的抗輻射性能。InP突出的性能在于其GaInAsP/InP物質(zhì)系統(tǒng)發(fā)出的激光波長范圍正好覆蓋了玻璃光纖的最小色散（1.3μm）和最小衰減（1.55μm）的兩個窗口。因此，InP器件和光電集成電路OEIC（Opto-ElectronicIC）廣泛應(yīng)用于光纖通信系統(tǒng)中。InP技術(shù)的缺點在于還沒有GaAs技術(shù)那樣成熟。2．怎樣的條件下金屬與半導體形成歐姆接觸？怎樣的條件下金屬與半導體形成肖特基接觸？各有什么特點？ 接觸區(qū)半導體重摻雜可實現(xiàn)歐姆接觸，金屬與摻雜半導體接觸形成肖特基接觸。肖特基接觸：阻擋層具有類似PN結(jié)的伏安特性。歐姆型接觸：載流子可以容易地利用量子遂穿效應(yīng)相應(yīng)自由傳輸。3．SOI材料是怎樣形成的，有什么特點?SOI絕緣體上硅，可以通過氧隔離或者晶片粘結(jié)技術(shù)完成。特點：電極與襯底之間寄生電容大大減少，器件速度更快，功率更低。4.簡述雙極型晶體管和MOS晶體管的工作原理。在放大電路中，雙極型晶體管主要應(yīng)用其放大工作狀態(tài)，而在脈沖與數(shù)字電路中則是主要應(yīng)用其飽和狀態(tài)和截止狀態(tài)。在放大狀態(tài)下，雙極型晶體管發(fā)射結(jié)通過外加電壓VBE正偏，集電結(jié)通過VBC反偏。由于發(fā)射結(jié)正偏，使發(fā)射結(jié)寬度變窄，擴散運動占優(yōu)勢。高摻雜發(fā)射區(qū)的大量電子注入到基區(qū)，形成電子電流IE。注入到基區(qū)的電子，成為基區(qū)的非平衡少子，將繼續(xù)向集電結(jié)方向擴散。在擴散的過程中，有少部分的電子與基區(qū)中的多子空穴復(fù)合，形成基極復(fù)合電流IB，大部分電子到達集電結(jié)邊界，并在集電結(jié)電場作用下，漂移到集電區(qū)形成集電極電子電流IC。雙極型晶體管的放大作用就用正向電流放大倍數(shù)F來描述。以N型MOS晶體管為例，如果沒有任何外加偏置電壓，這時，從漏到源是兩個背對背的二極管。它們之間所能流過的電流就是二極管的反向漏電流。在柵電極下沒有導電溝道形成。如果把源漏和襯底接地，在柵上加一足夠高的正電壓，正的柵電壓排斥柵下的P型襯底中可動的空穴電荷而吸引電子。電子在表面聚集到一定濃度時，柵下的P型層將變成N型層，即呈現(xiàn)反型。N反型層與源漏兩端的N型擴散層連通，就形成以電子為載流子的導電溝道。如果漏源之間有電位差，將有電流流過。外加在柵電極上的正電壓越高，溝道區(qū)的電子濃度也越高，導電情況也越好。如果加在柵上的正電壓比較小，不足以引起溝道區(qū)反型，器件仍處在不導通狀態(tài)。5.寫出NMOS管在三個工作區(qū)域中的輸出電流IDS表達式，并畫出輸入電壓-輸出電流特性曲線。NMOS器件在三個區(qū)域中性能的理想表達式為：截止區(qū)截止區(qū)線性區(qū)飽和區(qū)＝式中，IDS為漏極電流；VGS為柵-源電壓；VT為器件的開啟電壓；KN為NMOS晶體管的跨導系數(shù)。N型MOS管與P型MOS管的電壓-電流特性6.推導N型MOS管線性區(qū)的輸出電阻表達式。將線性區(qū)公式對VDS進行微分，可求出線性區(qū)的輸出電阻（即溝道電阻），微分后得到輸出電導： 求倒數(shù)后得到溝道電阻RC，它近似為：7.推導N型MOS管線性區(qū)的跨導表達式?？鐚m表示輸出電流IDS和輸入電壓VGS之間的關(guān)系，定義如下： 可以用gm來衡量MOS器件的增益，在線性區(qū)為：gm（線性）＝KNVDS 在飽和區(qū)為：gm（飽和）＝KN（VGSVT） 因此，在線性區(qū)，N型MOS管的跨導值為： 8.畫出N型MOS管在保護區(qū)狀態(tài)下的剖面圖。章節(jié)3IC制造工藝包括哪些？主要包括基片外延生長、掩模（Mask）制造、曝光技術(shù)、氧化、刻蝕、擴散、離子注入、多晶硅沉積、金屬層形成等。寫出晶體外延的意義，列出三種外延生長方法，并比較各自的優(yōu)缺點。意義：用同質(zhì)材料形成具有不同摻雜種類及濃度而具有不同性能的晶體層。外延方法:液態(tài)生長，氣相外延生長，金屬有機物氣相外延生長寫出掩膜在IC制造過程中的作用，比較整版掩膜和單片掩膜的區(qū)別，列舉三種掩膜的制造方法。任何半導體器件及IC都是一系列互相聯(lián)系的基本單元的組合，如導體、半導體及在基片不同層上形成的不同尺寸的隔離材料等。要制作出這些結(jié)構(gòu)需要一套掩模。一個光學掩模通常是一片涂著特定圖形的鉻薄層的石英玻璃，一層掩模對應(yīng)一塊IC的一層材料的加工。掩模版可分成整版及單片版兩種。整版按統(tǒng)一的放大率印制，因此稱為1×掩模。這種掩模在一次曝光中，對應(yīng)著一個芯片陣列的所有電路的圖形都被映射到基片的光刻膠上。單片版通常把實際電路放大5或10倍，故稱作5×或10×掩模。這樣的掩模上的圖案僅對應(yīng)著基片上芯片陣列中的一個單元。圖案發(fā)生器法、X射線掩模版法，和電子束掃描法。寫出光刻的作用，光刻有哪兩種曝光方式？ 作用：把掩膜上的圖形轉(zhuǎn)換成晶圓上的器件結(jié)構(gòu)。曝光方式有接觸與非接觸兩種。X射線制版和直接電子束直寫技術(shù)替代光刻技術(shù)有什么優(yōu)缺點？X射線（X-ray）具有比可見光短得多的波長，可用來制作更高分辨率的掩膜版。電子束掃描法，由于高速電子的波長很短，分辨率很高。什么叫做“場氧”？畫出其在集成電路中的位置。除了作為柵的絕緣材料外，二氧化硅在很多制造工序中可以作為保護層。在器件之間的區(qū)域，也可以生成一層稱為“場氧”（FOX）的厚SiO2層，使后面的工序可以在其上制作互連線。場氧說出半導體工藝中摻雜的作用，舉出兩種摻雜方法，并比較其優(yōu)缺點。熱擴散摻雜和離子注入法。與熱擴散相比，離子注入法的優(yōu)點如下：1.摻雜的過程可通過調(diào)整雜質(zhì)劑量與能量來精確控制雜質(zhì)分布。2.可進行小劑量的摻雜。3.可進行極小深度的摻雜。4.較低的工業(yè)溫度，故光刻膠可用作掩膜。5.可供摻雜的離子種類較多，離子注入法也可用于制作隔離島。缺點：價格昂貴，大劑量注入時，半導體晶格會遭到嚴重破壞且難以恢復(fù)。8．列出干法和濕法氧化法形成SiO2的化學反應(yīng)式。干氧濕氧章節(jié)41．比較CMOS工藝和GaAs工藝的特點。 CMOS工藝技術(shù)成熟，集成高，功耗低，適用于數(shù)字電路。GaAs工藝技術(shù)不成熟，工作頻率高，適合于微波頻段。2.什么是MOS工藝的特征尺寸？工藝可以實現(xiàn)的平面結(jié)構(gòu)的最小寬度，通常指最小柵長。3.為什么硅柵工藝取代鋁柵工藝成為CMOS工藝的主流技術(shù)？鋁柵工藝缺點是，制造源漏極與制造柵極需要兩次掩膜步驟（MASKSTEP），不容易對齊。硅柵工藝的優(yōu)點是：自對準的，它無需重疊設(shè)計，減小了電容，提高了速度，增加了電路的穩(wěn)定性。4．為什么在柵長相同的情況下NMOS管速度要高于PMOS管？因為電子的遷移率大于空穴的遷移率5.畫出N阱CMOS工藝的剖面圖。N阱CMOS芯片剖面示意圖6.常規(guī)N-WellCMOS工藝需要哪幾層掩膜？每層掩膜分別有什么作用？ NMOS工藝需要的掩模和典型工藝流程Mask確定對象作用出發(fā)點P型摻雜硅晶圓（＝75～200mm），生長1m厚氧化層，涂感光膠（Photoresist）1有源區(qū)紫外曝光使透光處光膠聚合，去除未聚合處（有源區(qū)）光膠，刻蝕（Eching）氧化層，薄氧化層（Thinox）形成，沉淀多晶硅層，涂感光膠2離子注入?yún)^(qū)曝光，去除未聚合處光膠，耗盡型NMOS有源區(qū)離子注入，沉淀多晶硅層，涂感光膠3多晶硅線條圖形曝光，去除未聚合處光膠，多晶硅刻蝕，去除無多晶硅覆蓋的薄氧化層，以多晶硅為掩模進行N擴散，漏源區(qū)相對于柵結(jié)構(gòu)自對準，再生長厚氧化層，涂感光膠4接觸孔窗口（ContactsCut）曝光，去除未聚合處光膠，接觸孔刻蝕，淀積金屬層，涂感光膠5金屬層線條圖形曝光，去除未聚合處光膠，金屬層刻蝕，鈍化玻璃層形成，涂感光膠6焊盤窗口（BondingPads）曝光，去除未聚合處光膠，鈍化玻璃層刻蝕7.BiCMOS工藝優(yōu)點是什么？雙極器件具有速度高、驅(qū)動能力強和低噪聲等特性，但功耗大且集成度低。CMOS器件具有低功耗、集成度高和抗干擾能力強等優(yōu)點，但它的速度較低、驅(qū)動能力差，在具有高速要求的環(huán)境下難以適應(yīng)。BiCMOS工藝將雙極與CMOS器件制作在同一芯片上，這樣就結(jié)合了雙極器件的高跨導、強驅(qū)動和CMOS器件高集成度、低功耗的優(yōu)點，使它們互相取長補短，發(fā)揮各自優(yōu)點，從而實現(xiàn)了高速、高集成度、高性能的超大規(guī)模集成電路。章節(jié)5寫出MOSFET的基本電流方程。IDS＝·飽和區(qū)IDS＝·線性區(qū)為什么說MOSFET是平方率器件？因為MOSFET的飽和電流具有平方特性。什么是MOSFET的閾值電壓？它受哪些因素影響？閾值電壓就是將柵極下面的Si表面從P型Si變成N型Si所必要的電壓。影響它的因素有4個：材料的功函數(shù)之差，SiO2層中可以移動的正離子的影響，氧化層中固定電荷的影響，界面勢阱的影響什么是MOS器件的體效應(yīng)？由于襯底與源端未連接在一起，而引起的閾值電壓的變化叫做體效應(yīng)。影響MOSFET的溫度特性的因素包括哪些？是怎樣變化的？MOSFET的溫度特性主要來源于溝道中載流子的遷移率μ和閾值電壓VT隨溫度的變化。載流子的遷移率隨溫度變化的基本特征是T↑→μ↓，閾值電壓VT的絕對值同樣是隨溫度的升高而減小。說明MOSFET噪聲的來源、成因及減小的方法。 噪聲來源：熱噪聲和閃爍噪聲。熱噪聲是由溝道內(nèi)載流子的無規(guī)則熱運動造成的，可通過增加MOS管的柵寬和偏置電流減少熱噪聲。閃爍噪聲是由溝道處二氧化硅與硅界面上電子的充放電引起的，增加柵長柵寬可降低閃爍噪聲。說明L、W對MOSFET的速度、功耗、優(yōu)值的影響。MOSFET特征尺寸按（＞1）縮減后，器件時延降低倍，則器件速率提高倍；功耗降低1/2；優(yōu)值增加2倍。MOSFET按比例收縮后對器件特性有什么影響?IDS不變，器件占用面積減少，提高電路集成度，功耗減少。MOSFET二階效應(yīng)分別是由什么原因引起的？二階效應(yīng)出于兩種原因：①當器件尺寸縮小時，電源電壓還得保持為5V或3.3V，于是，平均電場強度增加了，引起了許多二階效應(yīng)；②當管子尺寸很小時，這些小管子的邊緣相互靠在一起，產(chǎn)生了非理想電場，也嚴重地影響了它們的特性。什么叫溝道長度調(diào)制效應(yīng)？畫出其示意圖。在簡化的MOS原理中，認為飽和后，電流不再增加，事實上，在飽和區(qū)中，當VDS增加時，IDS仍然是增加的。這是因為溝道兩端的耗盡區(qū)的寬度增加了，而反型層上的飽和電壓不變，溝道距離減小了，于是溝道中水平電場增強了，增加了電流，故器件的有效溝道長度為：溝道長度調(diào)制示意圖章節(jié)61．芯片進行互連線版圖設(shè)計時，要注意哪些問題？①通常，為了減少信號或電源引起的損耗，以及為了減少芯片面積，大多數(shù)連線應(yīng)該盡量短。②為了提高集成度，在傳輸電流非常微弱時，大多數(shù)互連線應(yīng)以制造工藝提供的最小寬度來布線。③在連接線要傳輸大電流時，應(yīng)估計其電流容量并保留足夠的裕量。④制造工藝提供的多層金屬能有效地提高集成度。⑤在微波和毫米波范圍內(nèi)，應(yīng)注意互連線的趨膚效應(yīng)和寄生參數(shù)。如果可能，為了更易建模和分析，可使用傳輸線結(jié)構(gòu)。⑥在某些情況下，可有目的地利用互連線的寄生效應(yīng)。例如，傳導電阻可用來實現(xiàn)低值電阻。兩條或共面或上下平行互連線間的電容可用做微波或毫米波信號的旁路電容。CMOS工藝發(fā)展到深亞微米階段后，互連線的延遲已經(jīng)超過邏輯門的延遲，需要考慮對電路時序分的影響。在電源和地之間，電阻造成直流和瞬態(tài)壓降；在長信號線上，分布電阻電容帶來延遲；在導線長距離并行或不同層導線交叉時，帶來相互串擾的問題。2.集成電路中實現(xiàn)電阻有哪些方式？①晶體管結(jié)構(gòu)中不同材料層的片式電阻②專門加工制造的高質(zhì)量高精度電阻③可用互連線的傳導電阻實現(xiàn)相對較低的電阻3．采用半導體材料實現(xiàn)電阻電容要注意哪些問題？ 精度、溫度系數(shù)、寄生參數(shù)、尺寸、承受功耗以及匹配等方面問題 4．畫出電阻的高頻等效電路。5．芯片電容有幾種實現(xiàn)結(jié)構(gòu)？ ①利用二極管和三極管的結(jié)電容； ②叉指金屬結(jié)構(gòu)； ③金屬-絕緣體-金屬（MIM）結(jié)構(gòu)；④多晶硅/金屬-絕緣體-多晶硅結(jié)構(gòu)。6．芯片電感有幾種實現(xiàn)結(jié)構(gòu)？ (1)集總電感集總電感可以有下列兩種形式:匝線圈;圓形、方形或其他螺旋形多匝線圈;(2)傳輸線電感7．微波集成電路設(shè)計中，場效應(yīng)晶體管的柵極常常通過一段傳輸線接偏置電壓，試解釋其作用。 場效應(yīng)晶體管的柵極電阻接近無窮大，通過傳輸線實現(xiàn)阻抗匹配。 8．微帶線傳播TEM波的條件是什么？ QUOTEw,h<λ0/(40ε9．在芯片上設(shè)計微帶線時，如何考慮信號完整性問題?為了保證模型的精確度和信號的完整性，需要對互連線的版圖結(jié)構(gòu)加以約束和進行規(guī)整。為了減少信號或電源引起的損耗以及為了減少芯片面積，大多數(shù)連線應(yīng)該盡量短。應(yīng)注意微帶線的趨膚效應(yīng)和寄生參數(shù)。在長信號線上，分布電阻電容帶來延遲；而在微帶線長距離并行或不同層導線交叉時，要考慮相互串擾問題。10．列出共面波導的特點。 CPW的優(yōu)點是：工藝簡單，費用低，因為所有接地線均在上表面而不需接觸孔。在相鄰的CPW之間有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。比金屬孔有更低的接地電感。低的阻抗和速度色散。CPW的缺點是：①衰減相對高一些，在50GHz時，CPW的衰減是0.5dB/mm；②由于厚的介質(zhì)層，導熱能力差，不利于大功率放大器的實現(xiàn)。章節(jié)7畫出采用SPICE進行電路設(shè)計的基本流程圖。采用SPICE進行電路設(shè)計的基本流程2.集成電路電路級模擬的標準工具是什么軟件,能進行何種性能分析？ 集成電路電路級模擬的標準工具是SPICE 可以進行：直流工作點分析直流掃描分析小信號傳輸函數(shù)交流特性分析直流或小信號交流靈敏度分析噪聲分析瞬態(tài)特性分析傅里葉分析失真分析零極點分析3.寫出MOS的SPICE元件輸入格式與模型輸入格式。 元件輸入格式： M<編號><漏極結(jié)點><柵極結(jié)點><源極結(jié)點><襯底結(jié)點><模型名稱><寬W><長L>（<插指數(shù)M>） 例如：M1outin00nmosW=1.2uL=1.2uM=2 模型輸入格式： .Model<模型名稱><模型類型><模型參數(shù)>…… 例如：.MODELNMOSNMOSLEVEL=2LD=0.15UTOX=200.0E-10VTO=0.74KP=8.0E-05+NSUB=5.37E+15GAMMA=0.54PHI=0.6U0=656UEXP=0.157UCRIT=31444+DELTA=2.34VMAX=55261XJ=0.25ULAMBDA=0.037NFS=1E+12NEFF=1.001+NSS=1E+11TPG=1.0RSH=70.00PB=0.58+CGDO=4.3E-10CGSO=4.3E-10CJ=0.0003MJ=0.66CJSW=8.0E-10MJSW=0.24其中，+為SPICE語法，表示續(xù)行。4.用SPICE程序仿真出MOS管的輸出特性曲線。 .titleCH6-3 .include“models.sp” M12100nmosw=5ul=1.0u Vds205 Vgs101 .dcvds050.2vgs151 .printdcv(2)i(vds) .end5．對跨導放大器進行設(shè)計時，需要進行哪些基本類型的分析？直流工作點分析直流掃描分析小信號傳輸函數(shù)交流特性分析6.構(gòu)思一個基本電路如一個放大器,畫出電路圖,編寫SPICE輸入文件,執(zhí)行分析,觀察結(jié)果。.titleCH6-4 .include“models.sp” .globalvdd M1outin00nmosw=5ul=1.0u M2outinvddvddpmosw=5ul=1.0u Vccvdd05 Vinin0sin(0110G1ps0) .trans0.01u4u .printtransv(out) .end7．什么叫壓擺率分析？通過在放大器輸入端輸入一個較大的脈沖信號，以觀察輸出端的電壓相對于時間的斜率，壓擺率用瞬態(tài)仿真來進行分析。8．什么叫PVT分析？包括工藝角（Process）分析、電壓（Voltage）分析和溫度（Temperature）分析,分析工藝，電壓和溫度的波動對電路性能的影響。章節(jié)81．說明版圖與電路圖的關(guān)系。 版圖（Layout）是集成電路設(shè)計者將設(shè)計、模擬和優(yōu)化后的電路轉(zhuǎn)化成為一系列的幾何圖形，它包含了集成電路尺寸、各層拓撲定義等器件相關(guān)的物理信息數(shù)據(jù)。版圖與電路圖是一一對應(yīng)的，包括元件對應(yīng)以及結(jié)點連線對應(yīng)。2．說明版圖層、掩膜層與工序的關(guān)系。 集成電路制造廠家根據(jù)版圖中集成電路尺寸、各層拓撲定義等器件相關(guān)的物理信息數(shù)據(jù)來制造掩膜。根據(jù)復(fù)雜程度，不同工藝需要的一套掩膜可能有幾層到十幾層。一層掩膜對應(yīng)于一種工藝制造中的一道或數(shù)道工序。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層尺寸直接相關(guān)。3．說明設(shè)計規(guī)則與工藝制造的關(guān)系。 由于器件的物理特性和工藝限制，芯片上物理層的尺寸對版圖的設(shè)計有著特定的規(guī)則，這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計規(guī)則。4．設(shè)計規(guī)則主要包括哪幾種幾何關(guān)系？ 設(shè)計規(guī)則主要包括各層的最小寬度、層與層之間的最小間距以及最小交疊等。5．集成電阻有哪些類型？常見的集成電阻有：多晶硅電阻、阱電阻、MOS管電阻、導線電阻等。6．集成電路中電容有什么作用？有哪些類型？電容是集成電路中最基本的無源元件之一，是電源濾波電路、信號濾波電路、開關(guān)電容電路中必不可少的元件。根據(jù)結(jié)構(gòu)的不同，可以分為多晶硅-擴散區(qū)電容、多晶硅-多晶硅電容、MOS電容、夾心電容等。7.為提高電路性能在版圖設(shè)計中要注意哪些準則？ （1）匹配設(shè)計 （2）抗干擾設(shè)計 （3）寄生優(yōu)化設(shè)計 （4）可靠性設(shè)計8.簡述產(chǎn)生隨機失配和系統(tǒng)失配的原因，以及分別減小兩種失配的方法。隨機失配是指由于元器件的尺寸、摻雜濃度、氧化層厚度等影響元器件特性的參量發(fā)生微觀波動所引起的失配，這種失配可以通過選擇合適的元器件值和尺寸來減小。系統(tǒng)失配是指由于工藝偏差、接觸孔電阻、擴散區(qū)之間的相互影響、機械壓力和溫度梯度、工藝參數(shù)梯度等引起的元器件失配，這種失配可以通過版圖設(shè)計技術(shù)來降低。9.抗干擾設(shè)計有哪些方法？數(shù)?；旌想娐返陌鎴D中，解決信號串繞問題有多種措施：首先，可以將模擬和數(shù)字電源地的分離；其次，模擬電路和數(shù)字電路、模擬總線和數(shù)字總線應(yīng)盡量分開而不交叉混合；再次，根據(jù)各模擬單元的重要程度，決定其與數(shù)字部分的間距的大小次序。加濾波電容：電源線上和版圖空余地方可填加MOS電容進行電源濾波，對模擬電路中的偏置電壓和參考電壓加多晶電容進行濾波。10.什么叫天線效應(yīng)？怎樣避免天線效應(yīng)？金屬M2過渡來實現(xiàn)，在金屬M1的腐蝕過程中，金屬M2沒有加工，因此直接連接到晶體管柵極的金屬M1的面積大大減小，避免了M1所引起的天線效應(yīng)。11.什么叫Latch-Up效應(yīng)？怎樣避免？標準CMOS工藝的器件結(jié)構(gòu)隱含著一個PNPN閂鎖夾層，寄生了一個水平NPN晶體管和垂直PNP晶體管，形成寄生效應(yīng)的等效電路圖。Latch-Up效應(yīng)在正常條件下，該結(jié)構(gòu)中所有的PN結(jié)都處于反偏狀態(tài)，因此兩個寄生雙極型晶體管都不導通，對電路的正常工作沒有影響。但如果由于某種原因使得兩個晶體管進入有源工作區(qū)，所示電路又形成一個很強的正反饋，則寄生雙極型晶體管將導通大量的電流，致使電路無法正常工作，這種現(xiàn)象被稱為Latch-Up效應(yīng)。為了防止Latch-Up效應(yīng)，常用的辦法是在版圖設(shè)計時，盡可能減小電阻R1、R2的阻值和兩個雙極型晶體管的電流放大倍數(shù)。12．集成電路的版圖驗證工具主要有哪些？版圖驗證工具主要有：Diva/Assura/Calibre/dracula13．什么是LVS？LVS作用是什么？LVS是版圖與電路圖的一致性檢查（LVS，Layoutvs.Schematic），通過LVS，將所有元器件的參數(shù)，所有網(wǎng)絡(luò)的節(jié)點，元件到節(jié)點及節(jié)點到元器件的關(guān)系一一掃描并進行比較。輸出的結(jié)果是將所有不匹配的元器件、節(jié)點和端點都列在一個文件之中，并在電路圖和提取的版圖中顯示出來。14．版圖設(shè)計中整體布局有哪些注意事項？ （1）布局圖應(yīng)盡可能與功能框圖或電路圖一致，然后根據(jù)模塊的面積大小進行調(diào)整。 （2）設(shè)計布局圖的一個重要的任務(wù)是安排焊盤。一個設(shè)計好的集成電路應(yīng)該有足夠的焊盤來進行信號的輸入/輸出和連接電源電壓及地線。 （3）集成電路必須是可測的。最后的測試都是將芯片上的輸入/輸出焊盤和測試探針或封裝線連接起來。15．版圖設(shè)計中元件布局布線方面有哪些注意事項？ （1）金屬連線的寬度是版圖設(shè)計必須考慮的問題。 （2）應(yīng)確保電路中各處電位相同。芯片內(nèi)部的電源線和地線應(yīng)全部連通，對于襯底應(yīng)該保證良好的接地。 （3）對高頻信號，盡量減少寄生電容的干擾，對直流信號，盡量利用寄生電容來旁路掉直流信號中的交流成分從而穩(wěn)定直流。 （4）對于電路中較長的走線，要考慮到電阻效應(yīng)。為防止寄生大電阻對電路性能的影響，電路中盡量不走長線。16.簡述用cadence軟件進行全定制IC設(shè)計的流程。 Ⅰ原理圖建庫；建底層單元；電路圖輸入；設(shè)置電路元件屬性；Check&Save；生成symbol；原理圖仿真。 Ⅱ版圖新建一個library/cell/view；進行cell的版圖編輯；版圖驗證；寄生提取與后仿真；導出GDSII文件。章節(jié)91．小信號放大器有哪些特點? 小信號放大器工作在小信號狀態(tài)，提供放大的信號電流和電壓，需要考慮電路的增益和帶寬等指標。2．限幅放大器屬于小信號放大器還是大信號放大器? 大信號放大器3.提高基本放大器的電壓增益有哪些方法？（1）提高工作管的跨導，最簡單的方法是增加它的寬長比。（2）減小襯底偏置效應(yīng)的影響。（3）采用恒流源負載結(jié)構(gòu)。（4）增大輸出電阻4．運算放大器有哪些特點和性能指標? 運算放大器是高增益的差動放大器，通常工作在閉環(huán)狀態(tài)。 其性能指標有：增益小信號帶寬大信號帶寬輸出擺幅線性度噪聲與失調(diào)電源抑制5.折疊式共源共柵運放相對于套筒式共源共柵運放有什么優(yōu)缺點？套筒式共源共柵運放的缺點是較小的輸出擺幅和很難使輸入與輸出短路，折疊式共源共柵運放與套筒式結(jié)構(gòu)相比，輸出電壓擺幅較大些。這個優(yōu)點是以較大的功耗、較低的電壓增益、較低的極點頻率和較高的噪聲為代價得到的。6．說明環(huán)形振蕩器的工作原理，比較環(huán)形RC振蕩器和LC振蕩器的優(yōu)缺點。環(huán)形振蕩器是由若干增益級首尾相連組成的,是一個總直流相位偏移180。的N個增益級級聯(lián)于反饋電路的環(huán)形振蕩器。環(huán)形振蕩器不需要電感元件，可以節(jié)省大量的芯片面積，從而實現(xiàn)低代價的振蕩器，而且這種振蕩器可以實現(xiàn)很寬的調(diào)諧范圍。但環(huán)形振蕩器的噪聲性能差，功耗高。LC振蕩器的可以有效改善噪聲性能，降低功耗；但由于使用電感元件，這使得芯片面積大大增加，芯片成本隨之增加。7.在圖9.59所示的負跨導振蕩器中，假設(shè)CP=0，只考慮M1和M2漏極結(jié)電容CDB，請解釋為什么VDD可被視為控制電壓，計算VCO的壓控增益。LC壓控振蕩器的典型結(jié)構(gòu)解：因為CDB隨漏-襯底電壓變化而變化，若VDD變化，振蕩回路的諧振頻率也隨之變化。由于CDB兩端的平均電壓近似等于VDD，可以得到：CDB=由ωout=1/8.某環(huán)形VCO為6級結(jié)構(gòu)，每級單元電路為圖9.60所示的MOS差分放大器，其中每只NMOS管的VTH=0.5V，k＝0.1mA/V2，CDS=7pF，VDD=5V。若控制電壓Vcon=3~4V，求輸出頻率范圍和壓控靈敏度K。NMOS差分單元解：f=k(VDD-Vcon-VTH)CVcon=3V時，f=2.14GHz；Vcon=4V時，f=0.714GHz。K=(2.14-0.714)/(4-3)=1.42GHz/V。章節(jié)101.數(shù)字集成電路的主要性能指標有哪些？①工作速度（延遲時間的長短）；②集成度（占用面積的大小）；③功耗（消耗的電源功率）；④噪聲容限等。2.畫出CMOS標準反相器的電路圖和版圖。各種形式的反相器版圖：（a）垂直走向MOS管結(jié)構(gòu)，（b）水平走向MOS管結(jié)構(gòu)，（c）金屬線從管子中間穿過的水平走向MOS管結(jié)構(gòu)，（d）金屬線從管子上下穿過的水平走向MOS管結(jié)構(gòu)（e）有多晶硅線穿過的垂直走向MOS管結(jié)構(gòu)3.給出瞬態(tài)特性中，數(shù)字電路脈沖電壓上升、下降和延遲時間的定義，并畫圖表示。脈沖電壓上升、下降和延遲時間的定義如圖所示。tr對應(yīng)于Vo＝10%Vomax→Vo＝90%Vomax。tf對應(yīng)于Vo＝90%Vomax→Vo＝10%Vomax。td對應(yīng)于Vi＝50%Vimax→Vo＝50%Vomax。脈沖電壓上升、下降和延遲時間的定義4.畫出二輸入CMOS與非門的電路圖和版圖。與非門與非門的版圖：（a）按電路圖轉(zhuǎn)換，（b）MOS管水平走向設(shè)計5.畫出二輸入CMOS或非門的電路圖和版圖?；蚍情T或非門版圖：（a）輸入向右引線，（b）輸入向上引線6．負載為大尺寸器件時，如何考慮前級電路的驅(qū)動能力？負載器件的尺寸越大，意味著本身的輸入電容越大，對負載器件驅(qū)動所需要的驅(qū)動電流就越大，否則，電路的響應(yīng)速度將因為前級驅(qū)動對電容充放電的速度不夠（因前級驅(qū)動電流不夠）而使速度性能劣化，這就要求前級具有一定的電流驅(qū)動能力。但是，接口單元的輸入驅(qū)動由內(nèi)部電路提供，如果希望該接口單元提供大電流以驅(qū)動外部的大負載，則內(nèi)部電路的驅(qū)動也必須提高，這往往難以實現(xiàn)。為在不增加內(nèi)部電路的負載的條件下獲得大的輸出驅(qū)動，器件的尺寸逐級增大，驅(qū)動能力也被逐級加大，而內(nèi)部電路只要比較小的驅(qū)動即可，也就是說，I/O單元本身并不是一個反相器，而是一串反相器。反相器鏈驅(qū)動結(jié)構(gòu)7.簡述集成電路設(shè)計標準單元法的基本設(shè)計思想用人工設(shè)計好各種成熟的、優(yōu)化的、版圖等高的單元電路，把它們存儲在一個單元數(shù)據(jù)庫中。根據(jù)用戶的要求，把電路分成各種單元的連接組合。通過調(diào)用單元庫的這些單元，并以適當?shù)姆绞綄⑺鼈兣懦蓭仔?，使芯片成長方形，行間留出足夠的空隙作為單元行間的連線通道。利用EDA工具，根據(jù)已有的布局、布線算法，可以自動布出用戶所要求的IC。8.給出數(shù)字標準單元的設(shè)計流程圖。標準單元設(shè)計流程圖9.標準單元庫有哪些特點？標準單元庫版圖單元具有以下特性：①各版圖單元可以有不同的寬度，但必須具有相同的高度；②單元的電源線和地線通常安排在單元的上下端，從單元的左右兩側(cè)同時出線，電源、地線在兩側(cè)的位置要相同，線的寬度要一致，以便單元間電源、地線的對接；③單元的輸入/輸出端常安排在與電源和地線垂直的位置。10.標準單元庫一般包括哪些類型？標準單元庫中的各單元一般包括以下幾類：①門：包括多輸入端的標準門，如與門、與非門、或門和或非門。②驅(qū)動器：驅(qū)動單元有正向驅(qū)動和反向驅(qū)動兩種形式。③多路轉(zhuǎn)換器：利用電路級聯(lián)可以將單元庫提供的基本多路轉(zhuǎn)換器擴展成多位多路轉(zhuǎn)換器。④觸發(fā)器：標準單元庫中的觸發(fā)器常設(shè)計成主從結(jié)構(gòu)，如D觸發(fā)器、RS觸發(fā)器等，這些觸發(fā)器還具有清零/置位端。⑤鎖存器和移位寄存器。11．列出CMOS存儲器的分類。半導體存儲器按數(shù)據(jù)存取方式的不同可分為隨機存儲器（RAM）和只讀存儲器（ROM）.基于單個數(shù)據(jù)存儲單元的工作原理，RAM主要分為兩大類：動態(tài)存儲器(DRAM)和靜態(tài)存儲器(SRAM)。而在ROM中根據(jù)數(shù)據(jù)存儲(寫入數(shù)據(jù))方式的不同，可分為掩膜ROM和可編ROM(PROM)?？删幊蘎OM又可進一步分為熔絲型ROM、可擦除PROM(EPROM)、電可擦除PROM(EEPROM)和閃存（Flash），下圖概括了存儲器的分類。12.列出CMOS存儲器各自的特點。（1）RAM隨機存儲器又稱為讀寫存儲器，可以“隨時”進行讀、寫操作。RAM必須保持供電，否則其保存的信息將消失。DRAM:DRAM單元數(shù)據(jù)必須周期性地進行讀出和重寫(刷新)，即使存儲陣列中沒有存儲數(shù)據(jù)也要如此。由于DRAM成本低、密度高，因此在PC、大型計算機和工作站中廣泛用做主存儲器。SRAM：SRAM只要不掉電，即使不刷新，數(shù)據(jù)也不會丟失。由于SARM存取速度高、功耗低，因此主要作為微處理器、大型機、工作站以及許多便攜設(shè)備的高速緩沖存儲器。（2）ROM只讀存儲器在正常運行中只能夠?qū)σ汛鎯Φ膬?nèi)容進行讀取，而不允許對存儲的數(shù)據(jù)進行修改。ROM存儲器數(shù)據(jù)不易丟失，即使在掉電和不刷新的情況下，所存數(shù)據(jù)也會保存完好。掩膜ROM的數(shù)據(jù)在芯片生產(chǎn)時用光電掩膜寫入，其電路簡單，集成度高，大批量生產(chǎn)時價格便宜。在可編程ROM中，熔絲型ROM中的數(shù)據(jù)是通過外加電流把所選熔絲燒斷而寫入的，一旦寫入后數(shù)據(jù)就不能再進行擦除和修改。而EPROM、EEPROM中的數(shù)據(jù)分別可以通過紫外光照射擦除和電擦除，然后重新寫入。閃存(flash)與EEPROM很相似，它所保存的數(shù)據(jù)也可通過外加高電壓來擦除，其寫入速度比EEPROM更快。章節(jié)11簡述VLSI設(shè)計的一般流程和涉及的問題。典型的設(shè)計流程被劃分成三個綜合階段：高層綜合、邏輯綜合和物理綜合。高層綜合也稱行為級綜合，它是將系統(tǒng)的行為、各個組成部分的功能及輸入和輸出，用硬件描述語言HDL（如VHDL和Verilog）加以描述，然后進行行為級綜合，同時通過高層次硬件仿真進行驗證。邏輯綜合將邏輯級行為描述轉(zhuǎn)化成使用門級單元的結(jié)構(gòu)描述（門級結(jié)構(gòu)描述稱為網(wǎng)表描述），同時還要進行門級邏輯仿真和測試綜合。物理綜合也稱版圖綜合，它的任務(wù)是將門級網(wǎng)表自動轉(zhuǎn)化成版圖。這時對每個單元確定其幾何形狀、大小及位置，確定單元間的連接關(guān)系。了解目前業(yè)界所使用的EDA工具的情況，針對一兩個具體的集成電路EDA軟件功能，分析在VLSI設(shè)計流程中的作用。集成電路EDA軟件工具很多，當今主流的EDA軟件有Cadence、MentorGraphics和Synopsys。下面我們針對Cadence和Synopsys設(shè)計工具的功能，分析它們在VLSI設(shè)計流程中的作用。1.設(shè)計輸入工具這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer，而硬件描述語言VHDL、VerilogHDL是主要設(shè)計語言。2．設(shè)計仿真工具我們使用EDA工具的一個最大好處是可以驗證設(shè)計是否正確。Cadence、Synopsys用的是VSS（VHDL仿真器）。3.綜合工具綜合工具可以把HDL變成門級網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢，它的DesignCompile是作為一個綜合的工業(yè)標準，它還有另外一個產(chǎn)品叫BehaviorCompiler，可以提供更高級的綜合。而Cadence的綜合軟件是Ambit。4.布局和布線在IC設(shè)計的布局布線工具中，Cadence軟件是比較強的，最有名的是Cadencespectra。5.物理驗證工具物理驗證工具包括版圖設(shè)計工具、版圖驗證工具、版圖提取工具等等。這方面Cadence也是很強的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。編寫二輸入與非門的Verilog程序。moduleNAND_G2(A,B,C);inputA,B;outputC;nand(C,A,B);endmodule4.用Verilog語言編寫RS觸發(fā)器和D觸發(fā)器的程序。同步RS觸發(fā)器modulers_ff(clk,r,s,q,qb);inputr,s,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）begincase({r,s})2’b00:q<=0；2’b01:q<=1;2’b10:q<=0;2’b11:q<=1’bx;endcaseendendmodule同步D觸發(fā)器moduled_ff(clk,d,q,qb);inputd,clk;outputq,qb;regq;assignqb=~q;always@(posedgeclk）beginq<=d;endendmodule5.用Verilog語言編寫JK觸發(fā)器和T觸發(fā)器的程序。同步JK觸發(fā)器modulejk_ff(clk,r,s,q,qb);inputj,k,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）begincase({j,k})2’b00:q<=0；2’b01:q<=1;2’b10:q<=0;2’b11:q<=~q;endcaseendendmodule同步T觸發(fā)器modulet_ff(r,t,q,qb,clk);inputr,t,clk;outputq,qb;regq;assignqb＝~ｑ;always@（posedgeclk）beginif(r)q<=0;elseq<=~ｑ；endendmodule6.用Verilog語言編寫加法器和乘法器的程序。4位全加器moduleadder_4(cout,sum,ina,inb,cin);output[3:0]sum;outputcout;input[3:0]ina,inb;inputcin;assign{cout,sum}=ina+inb+cin;endmodule4位乘法器modulemult_4(X,Y,product);intput[3:0]X,Y;output[7:0]product;assignproduct=X*Y;endmodule7.用Verilog語言編寫比較器和選擇器的程序。比較器modulecompare_n(X,Y,XGY,XSY,XEY);input[width-1,0]X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameterwidth=8;always@(XorY)beginif(X==Y)XEY=1;elseXEY=0;if(X>Y)XGY=1;elseXGY=0;if(X<Y)XSY=1;elseXSY=0;endendmodule選擇器modulemux_2(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)begincase(sel)1’b1:out=a;1’b0:out=b;Default:out=’bx;endcaseendendmodule8.用Verilog語言編寫寄存器和移位寄存器的程序。帶使能端和復(fù)位端的時鐘同步8寄存器moduleregister_8(ena,clk,data,rst,out)inputena,clk,rst;input[7:0]data;output[7:0]out;reg[7:0]out;always@(posedgeclk)beginif(!rst)out<=0;elseif(ena)out<=data;endendmodule移位寄存器moduleshifter(din,clk,clr,dout)inputdin,clk,clr;output[7:0]out;reg[7:0]out;always@(posedgeclk)beginif(clr)dout<=8’b0;elsebegindout<=dout<<1;dout[0]<=din;endendendmodule9.設(shè)計一個4位同比較器的VDHL程序。libraryieee;useieee.std_logic_1164.all;entitycompareisport(a:instd_logic_vector(3downto0);b:instd_logic_vector(3downto0);f:outboolean);architecturecompofcompareisbeginf<=’1’whena=belse‘0’;endcomp;10．設(shè)計一個4位的先進先出(FIFO)緩沖器VHDL程序，并進行仿真。libraryieee;useieee.std_logic_1164.all;entityfifoisgeneric(w:integer:=4;k:integer:=4);port(clk,reset,wr,rd:instd_logic;din:instd_logic_vector(k-1downto0);dout:outstd_logic_vector(k-1downto0);full,empty:outstd_logic);endfifo;architecturefifo_archoffifoistypememoryisarray(0tow-1)ofstd_logic_vector(k-1downto0);signalram:memory;signalwp,rp:integerrange0tow-1;signalin_full,in_empty:std_logic;beginprocess(clk)beginifrising_edge(clk)thenif(wr='0'andin_full='0')thenram(wp)<=din;endif;endif;endprocess;process(clk,reset)beginif(reset='1')thenwp<=0;elsifrising_edge(clk)thenif(wr='0'andin_full='0')thenif(wp=w-1)thenwp<=0;elsewp<=wp+1;endif;endif;endif;endprocess;process(clk,reset)beginif(reset='1')thenrp<=w-1;elsifrising_edge(clk)thenif(rd='0'andin_empty='0')thenif(rp=w-1)thenrp<=0;elserp<=rp+1;endif;endif;endif;endprocess;process(clk,reset)beginif(reset='1')thenin_empty<='1';elsifrising_edge(clk)thenif((rp=wp-2or(rp=w-1andwp=1)or(rp=w-2andwp=0))and(rd='0'andwr='1'))thenin_empty<='1';elsif(in_empty='1'andwr='0')thenin_empty<='0';endif;endif;endprocess;process(clk,reset)beginif(reset='1')thenin_full<='0';elsifrising_edge(clk)thenif(rp=wpandwr='0'andrd='1')thenin_full<='1';elsif(in_full='1'andrd='0')thenin_full<='0';endif;endif;endprocess;full<=in_full;empty<=in_empty;dout<=ram(rp)whenrd='0';