存儲器是信息存放的載體

存儲器是信息存放的載體第1頁，課件共43頁，創(chuàng)作于2023年2月7.1半導(dǎo)體存儲器的分類 半導(dǎo)體存儲器從使用功能上來分，可分為：讀寫存儲器RAM（RandomAccessMemory）又稱為隨機存取存儲器；只讀存儲器ROM（ReadOnlyMemory）兩類。RAM主要用來存放各種現(xiàn)場的輸入、輸出數(shù)據(jù)，中間計算結(jié)果，與外存交換的信息和作堆棧用。它的存儲單元的內(nèi)容按需要既可以讀出，也可以寫入或改寫。而ROM的信息在使用時是不能改變的，也即只能讀出，不能寫入故一般用來存放固定的程序，如微型機的管理、監(jiān)控程序，匯編程序等，以及存放各種常數(shù)、函數(shù)表等。第2頁，課件共43頁，創(chuàng)作于2023年2月7.1.1RAM的種類 在RAM中，又可以分為雙極型（Bipolar）和MOSRAM兩大類。1．雙極型RAM的特點 （1）存取速度高。 （2）以晶體管的觸發(fā)器（F-F——Flip-Flop）作為基本存儲電路，故管子較多。 （3）集成度較低（與MOS相比）。 （4）功耗大。 （5）成本高。 所以，雙極型RAM主要用在速度要求較高的微型機中或作為cache。第3頁，課件共43頁，創(chuàng)作于2023年2月2．MOSRAM

用MOS器件構(gòu)成的RAM，又可分為靜態(tài)（Static）RAM（有時用SRAM表示）和動態(tài)（Dynamic）RAM（有時用DRAM表示）兩種。 （1）靜態(tài)RAM的特點 ①6管構(gòu)成的觸發(fā)器作為基本存儲電路。 ②集成度高于雙極型，但低于動態(tài)RAM。 ③不需要刷新，故可省去刷新電路。第4頁，課件共43頁，創(chuàng)作于2023年2月 ④功耗比雙極型的低，但比動態(tài)RAM高。 ⑤易于用電池作為后備電源（RAM的一個重大問題是當(dāng)電源去掉后，RAM中的信息就會丟失。為了解決這個問題，就要求當(dāng)交流電源掉電時，能自動地轉(zhuǎn)換到一個用電池供電的低壓后備電源，以保持RAM中的信息）。 ⑥存取速度較動態(tài)RAM快。第5頁，課件共43頁，創(chuàng)作于2023年2月 （2）動態(tài)RAM的特點 ①基本存儲電路用單管線路組成（靠電容存儲電荷）。 ②集成度高。 ③比靜態(tài)RAM的功耗更低。 ⑤價格比靜態(tài)便宜。 ⑥因動態(tài)存儲器靠電容來存儲信息，由于總是存在著泄漏電流，故需要定時刷新。典型的是要求每隔1ms刷新一遍。第6頁，課件共43頁，創(chuàng)作于2023年2月7.1.2ROM的種類1．掩模ROM

早期的ROM由半導(dǎo)體廠按照某種固定線路制造的，制造好以后就只能讀不能改變。

2．可編程序的只讀存儲器PROM（ProgrammableROM） 為了便于用戶根據(jù)自己的需要來寫ROM，就發(fā)展了一種PROM，可由用戶對它進行編程，但這種ROM用戶只能寫一次。第7頁，課件共43頁，創(chuàng)作于2023年2月3．可擦去的可編程只讀存儲器EPROM（ErasablePROM） 為了適應(yīng)科研工作的需要，希望ROM能根據(jù)需要寫，也希望能把已寫上去的內(nèi)容擦去，然后再寫，能改寫多次。EPROM就是這樣的一種存儲器。EPROM的寫入速度較慢，而且需要一些額外條件，故使用時仍作為只讀存儲器來用。 只讀存儲器電路比RAM簡單，故而集成度更高，成本更低。而且有一重大優(yōu)點，就是當(dāng)電源去掉以后，它的信息是不丟失的。 隨著應(yīng)用的發(fā)展，ROM也在不斷發(fā)展，目前常用的還有電可擦除的可編程ROM及新一代可擦除ROM（閃爍存儲器）等。第8頁，課件共43頁，創(chuàng)作于2023年2月7.2讀寫存儲器RAM7.2.1基本存儲電路 基本存儲電路是組成存儲器的基礎(chǔ)和核心，它用以存儲一位二進制信息：“0”或“1”。在MOS存儲器中，基本存儲電路分為靜態(tài)和動態(tài)兩大類。第9頁，課件共43頁，創(chuàng)作于2023年2月7.2.2RAM的結(jié)構(gòu)1．存儲體2．外圍電路3．地址譯碼的方式 地址譯碼有兩種方式：一種是單譯碼方式或稱字結(jié)構(gòu)，適用于小容量存儲器中；另一種是雙譯碼，或稱復(fù)合譯碼結(jié)構(gòu)。 采用雙譯碼結(jié)構(gòu)，可以減少選擇線的數(shù)目。在雙譯碼結(jié)構(gòu)中，地址譯碼器分成兩個。若每一個有n/2個輸入端，它可以有2n/2個輸出狀態(tài)，兩個地址譯碼器就共有2n/2×2n/2=2n個輸出狀態(tài)。而譯碼輸出線卻只有2n/2+2n/2=2×2n/2根。第10頁，課件共43頁，創(chuàng)作于2023年2月7.2.3RAM與CPU的連接 在微型計算機中，CPU對存儲器進行讀寫操作，首先要由地址總線給出地址信號，然后要發(fā)出相應(yīng)的是讀還是寫的控制信號，最后才能在數(shù)據(jù)總線上進行信息交流。所以，RAM與CPU的連接，主要有以下三個部分：地址線的連接；數(shù)據(jù)線的連接；控制線的連接。第11頁，課件共43頁，創(chuàng)作于2023年2月 在連接中要考慮的問題有以下幾個方面。 （1）CPU總線的負載能力。 （2）CPU的時序和存儲器的存取速度之間的配合問題。 （3）存儲器的地址分配和選片問題。 （4）控制信號的連接。 如果組成1K×8位，可以采用圖7-9的1024×1位的片子，也可采用圖7-10的256×4的片子。第12頁，課件共43頁，創(chuàng)作于2023年2月第13頁，課件共43頁，創(chuàng)作于2023年2月第14頁，課件共43頁，創(chuàng)作于2023年2月 在圖7-9中，每一片是1024×1，故其地址線為10條，滿足整個存儲體容量的要求。每一片相應(yīng)于一位（只有一條數(shù)據(jù)線），故只要把它們分別接到數(shù)據(jù)總線上的相應(yīng)位即可。對片子沒有選片要求，如片子有

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選片輸入端（CS或CE），可把它們直接接至IO/M。第15頁，課件共43頁，創(chuàng)作于2023年2月 在圖7-10的電路中，每一片為256×4，故片上的地址為256（8條地址線）。因此，總的存儲體容量1K就要分成四部分（或稱為頁），所以，用地址總線上的A0～A7直接與各個片的地址輸入端相連，可尋址256，即實現(xiàn)頁內(nèi)尋址；由A8、A9經(jīng)過譯碼輸出四條線，代表1K的不同的四個部分（四個頁），即0～256為第一頁；256～511為第二頁；512～767為第三頁；768～1023為第四頁，實現(xiàn)頁的尋址。因為每一片上的數(shù)據(jù)為4位（4條數(shù)據(jù)線），用2片可組成一頁，故有四條頁尋址線，每一條同時接兩片。 一頁內(nèi)兩片的數(shù)據(jù)線，一個接到數(shù)據(jù)總線的D0～D3，另一個接到D4～D7。而各頁的數(shù)據(jù)線就得并聯(lián)。第16頁，課件共43頁，創(chuàng)作于2023年2月 若用Intel21141K×4位的片子，構(gòu)成一個2KRAM系統(tǒng)，其連接如圖7-11所示。第17頁，課件共43頁，創(chuàng)作于2023年2月第18頁，課件共43頁，創(chuàng)作于2023年2月 這種選片控制的譯碼方式稱為全譯碼，譯碼電路較復(fù)雜，但是每一組的地址是確定的、唯一的。 在系統(tǒng)的RAM為2K的情況下，為了區(qū)分不同的兩組，可以不用全譯碼方式，而用A10～A15中的任一位來控制選片端，例如用A10來控制，如圖7-12所示。第19頁，課件共43頁，創(chuàng)作于2023年2月第20頁，課件共43頁，創(chuàng)作于2023年2月 粗看起來，這兩組的地址分配與全譯碼時相同，但是當(dāng)用A10這一個信號作為選片控制時，只要A10=0，A11～A15可為任意值，都選中第一組；而只要A10=1，A11～A15可為任意值，都選中第二組。所以，它們的地址有很大的重疊區(qū)（每一組占有32K地址），但在實際使用時，只要我們了解這一點是不妨礙使用的。這種選片控制方式稱為線選。 采用線選控制方式時，不光有地址重疊問題，而且用不同的地址線作為選片控制，則它們的地址分配也是不同的。第21頁，課件共43頁，創(chuàng)作于2023年2月 在用A11作為選片控制信號時，則這兩組的基本地址為： 第一組：0000～03FFH

第二組：0800～0BFFH

但是，實際上只要A11=0，A15～A12、A10可為任意值，都選中第一組；而只要A11=1，A10、A12～A15可為任意值都選中第二組，它們同樣有32K的地址重疊區(qū)。第22頁，課件共43頁，創(chuàng)作于2023年2月 當(dāng)系統(tǒng)RAM的容量大于2K，如4K（或更多）時，若還用Intel2114組成，則必須分成4組（或更多）。此時，顯然就不能只用A10～A15中的一條地址線作為組控制線，而必須經(jīng)過譯碼，可采用全譯碼方式，也可采用部分譯碼方式，如圖7-14所示。第23頁，課件共43頁，創(chuàng)作于2023年2月第24頁，課件共43頁，創(chuàng)作于2023年2月 通常的微型機系統(tǒng)的內(nèi)存儲器中，總有相當(dāng)容量的ROM，它們的地址必須與RAM一起考慮，分別給它們一定的地址分配。3．存儲器的讀周期 要實現(xiàn)存儲器讀必須要為低（有效），為高（表示讀）。 存儲器讀，只有在地址有效以后；而且是從選片有效以后，數(shù)據(jù)才穩(wěn)定輸出。 讀周期與讀取時間是兩個不同的概念。讀周期是表示該芯片進行兩次連續(xù)的讀操作必須間隔的時間。故它總是大于或等于讀取時間。第25頁，課件共43頁，創(chuàng)作于2023年2月4．存儲器的寫周期 要實現(xiàn)寫操作必須要和都 為低。 但在地址改變期間，必須為高，否則在地址變化期間可能會有誤寫入，破壞內(nèi)存的狀態(tài)。所以， 必須在地址有效以后過一段時間有效，使地址信號能夠穩(wěn)定；同樣，也必須在 已變?yōu)楦唠娖胶?，地址信號才允許改變。第26頁，課件共43頁，創(chuàng)作于2023年2月7.2.464K位動態(tài)RAM存儲器1．Intel2164A的結(jié)構(gòu) 每一片的容量為64K×1位，即片內(nèi)共有64K（65536）個地址單元，每個地址單元一位數(shù)據(jù)。用8片Intel2164A就可以構(gòu)成64K字節(jié)的存儲器。片內(nèi)要尋址64K，則需要16條地址線，為了減少封裝引線，地址線分為兩部分：行地址與列地址。芯片的地址引線只要8條，內(nèi)部設(shè)有地址鎖存器，利用多路開關(guān)，由行地址選通信號 （RowAddressStrobe），把先出現(xiàn)的8位地址，送至行地址鎖存器；由隨后出現(xiàn)的列地址選通信號（ColumnAddressStrobe）把后出現(xiàn)的8位地址送至列地址鎖存器。這8條地址線也用于刷新（刷新時地址計數(shù)，實現(xiàn)一行一行刷新）。第27頁，課件共43頁，創(chuàng)作于2023年2月

64K存儲體由4個128×128的存儲矩陣構(gòu)成。 每個128×128的存儲矩陣，有7條行地址和7條列地址線進行選擇。7條行地址經(jīng)過譯碼產(chǎn)生128條選擇線，分別選擇128行；7條列地址線經(jīng)過譯碼也產(chǎn)生128條選擇線，分別選擇128列。 鎖存在行地址鎖存器中的7位行地址RA6～RA0同時加到4個存儲矩陣上，在每個矩陣中都選中一行，則共有512個存儲電路被選中，它們存放的信息被選通至512個讀出放大器，經(jīng)過鑒別、鎖存和重寫。第28頁，課件共43頁，創(chuàng)作于2023年2月 鎖存在列地址鎖存器中的7位列地址CA6～CA0（地址總線上的A14～A8），在每個存儲矩陣中選中一列，則共有4個存儲單元被選中。最后經(jīng)過1：4I/O門電路（由RA7與CA7控制）選中一個單元，可以對這個單元進行讀寫。 數(shù)據(jù)的輸入和輸出是分開的，由 信號控制讀寫。當(dāng)為高時，實現(xiàn)讀出，選中單元的內(nèi)容經(jīng)過輸出緩沖器（三態(tài)緩沖器）在DOUT引腳上讀出。當(dāng)有效（低電平）時，實現(xiàn)寫入，DIN引腳上的信號經(jīng)過輸入緩沖器（三態(tài)緩沖器）對選中單元進行寫入。第29頁，課件共43頁，創(chuàng)作于2023年2月2．讀周期 讀周期是由行地址選通信號 變低（有效）開始的。為了能使行地址可靠鎖存，通常希望行地址能先于 信號有效。同樣，為了保證列地址的可靠鎖存，列地址領(lǐng)先于 信號。 要從指定單元讀出信息，必須在 有效后，也有效。 信息的讀寫，取決于控制信號 。為實現(xiàn)讀出， 則信號必須在 有效前tRCS時間變?yōu)楦唠娖?。?0頁，課件共43頁，創(chuàng)作于2023年2月3．寫周期 要選定寫入的單元， 和必須都有效，而且行地址必須領(lǐng)先有效。列地址必須領(lǐng)先 有效。 由 有效實現(xiàn)寫入， 信號必須領(lǐng)先 有效。 要寫入的信息，必須在有效前已經(jīng)送至數(shù)據(jù)輸入線DIN，且在 有效后必須保持時間。第31頁，課件共43頁，創(chuàng)作于2023年2月4．讀-修改-寫周期 在指令中，常要對某一單元的內(nèi)容讀出進行修改，然后再寫回這一單元。為了提高操作速度，在存儲器中設(shè)計了讀-修改-寫周期。 這一周期的性質(zhì)，類似于讀出周期和寫周期的組合，但它并不是由兩個單獨的讀周期和寫周期結(jié)合起來的，而是在 和 同時有效的情況下由 信號先實現(xiàn)讀出，在作修改后又實現(xiàn)寫入。第32頁，課件共43頁，創(chuàng)作于2023年2月5．刷新周期 在Intel2164A中有512個讀出放大器，所以刷新時，最高位行地址RA7是不起作用的，由RA6～RA0在四個存儲矩陣中都選中一行（每次同時刷新512個單元），所以經(jīng)過128個刷新周期，就可以完成整個存儲體的刷新。

雖然讀操作、寫操作、讀+修改+寫操作都可以實現(xiàn)刷新，但推薦使用唯 有效的刷新方式，它比別的周期功耗可降低20%。 由 有效把刷新地址鎖存入行地址鎖存器，則選中的512個單元都讀出和重寫。由于 在刷新過程中始終無效，故數(shù)據(jù)不會讀出至DOUT線上。第33頁，課件共43頁，創(chuàng)作于2023年2月7.3現(xiàn)代RAM擴展數(shù)據(jù)輸出動態(tài)隨機訪問存儲器EDODRAM EDODRAM與上述傳統(tǒng)的快速頁面模式的動態(tài)隨機訪問存儲器（如Intel2164）FPMDRAM并沒有本質(zhì)上的區(qū)別，其內(nèi)部結(jié)構(gòu)和各種功能操作也與FPMDRAM基本相同。主要的區(qū)別是：當(dāng)選擇隨機的列地址時，如果保持相同的行地址，那么，用于行地址的建立和保持時間以及行列地址的復(fù)合時間就可以不再需要，能夠被訪問的最大列數(shù)則取決于最長時間。第34頁，課件共43頁，創(chuàng)作于2023年2月同步動態(tài)隨機訪問存儲器SDRAM

處理器訪問SDRAM時，SDRAM的所有輸入或輸出信號均在系統(tǒng)時鐘CLK的上升沿被存儲器內(nèi)部電路鎖定或輸出，也就是說SDRAM的地址信號、數(shù)據(jù)信號以及控制信號都是CLK的上升沿采樣或驅(qū)動的。這樣做的目的是為了使SDRAM的操作在系統(tǒng)時鐘CLK的控制下，與系統(tǒng)的高速操作嚴(yán)格同步進行，從而避免因讀寫存儲器產(chǎn)生的“盲目”等待狀態(tài)，以此來提高存儲器的訪問速度。突發(fā)存取的高速動態(tài)隨機存儲器RambusDRAM RDRAM在內(nèi)部結(jié)構(gòu)上進行了重新設(shè)計，并采用了新的信號接口技術(shù)。第35頁，課件共43頁，創(chuàng)作于2023年2月7.4只讀存儲器（ROM）掩模只讀存儲器 它由制造廠做成，用戶不能加以修改。

第36頁，課件共43頁，創(chuàng)作于2023年2月 可擦除的可編程序的只讀存儲器EPROM

電可擦除的可編程序的ROM（E2PROM——ElectricallyErasableProgrammableROM） 編程與擦除所用的電流是極小的

E2PROM的另一個優(yōu)點是擦除可以按字節(jié)分別進行（不像EPROM擦除時把整個芯片的內(nèi)容全變?yōu)椤?”）。第37頁，課件共43頁，創(chuàng)作于2023年2月新一代可編程只讀存儲器FLASH存儲器

FLASH具有很高的集成度，這與DRAM類似。在訪問速度上FLASH也已經(jīng)接近EDO類型的DRAM。供電撤消之后，保存在FLASH中的信息不丟失，F(xiàn)LASH具有只讀存儲器的特點。第38頁，課件共43頁，創(chuàng)作于2023年2月7.5虛擬存儲器管理與IA-32微處理器的MMU單元7.5.1虛擬存儲器概念 虛擬存儲管理技術(shù)，使一個進程的邏輯地址空間遠大于實際的主存空間時，仍能正常地運行進程。要正確地了解虛擬存儲器的概念，首先要分清進程運行時訪問的地址空間和主存的實際地址空間。 目標(biāo)程序中指令和數(shù)據(jù)放置的位置，稱為相對地址或邏輯地址，它不同于CPU能直接訪問的主存的物理地址空間。前者是邏輯上的而非物理上的存儲空間，而后者是程序在執(zhí)行時實際存放其指令和數(shù)據(jù)的物理空間。第39頁，課件共43頁，創(chuàng)作于2023年2月 在虛存管理中，把一個進程