實(shí)驗(yàn)二半加器全加器課件

1．學(xué)習(xí)用異或門組成二進(jìn)制半加器和全加器，并測(cè)試其功能。2．測(cè)試集成4位二進(jìn)制全加器7483的邏輯功能。3．學(xué)習(xí)用7483構(gòu)成余3碼加法電路。實(shí)驗(yàn)?zāi)康?．學(xué)習(xí)用異或門組成二進(jìn)制半加器和全加器，并測(cè)試其功能。實(shí)驗(yàn)11．7400型2輸入端四與非門1塊2．7404型六反相器1塊3．7486型2輸入端四異或門1塊4．7483型4位二進(jìn)制加法器2塊實(shí)驗(yàn)設(shè)備與器件1．7400型2輸入端四與非門1塊實(shí)驗(yàn)設(shè)備與器件27486管腳圖如圖2-2-1所示

圖2-2-17486管腳圖7486管腳圖如圖2-2-1所示圖2-2-17486管37483管腳圖如圖2-2-2所示

圖2-2-27483管腳圖7483管腳圖如圖2-2-2所示圖2-2-27483管41．1位半加器半加器實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，并且不考慮來自低位的進(jìn)位。輸入是A和B，輸出是和S和進(jìn)位CO。半加器的電路圖如圖2-2-3所示。其邏輯表達(dá)式是：

圖2-2-3半加器電路圖實(shí)驗(yàn)原理1．1位半加器圖2-2-3半加器電路圖實(shí)驗(yàn)原理52．全加器全加器實(shí)現(xiàn)1位二進(jìn)制數(shù)的加法，考慮來自低位的進(jìn)位，輸入是兩個(gè)一位二進(jìn)制數(shù)A、B和來自低位的進(jìn)位次CI，輸出是S和向高位的進(jìn)位CO。邏輯表達(dá)式是：2．全加器63．4位加法器7483是集成4位二進(jìn)制加法器，其邏輯功能是實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相加。輸入是、和來自低位的進(jìn)位CI，輸出是和向高位的進(jìn)位CO。3．4位加法器7

1．復(fù)習(xí)組合邏輯電路的分析方法，閱讀教材中有關(guān)半加器和全加器的內(nèi)容，理解半加器和全加器的工作原理。

2．熟悉7486、7483等集成電路的外形和引腳定義。擬出檢查電路邏輯功能的方法。

3．熟悉BCD碼、余3碼和二進(jìn)制碼之間的轉(zhuǎn)換方法。

4．根據(jù)實(shí)驗(yàn)內(nèi)容的要求，完成有關(guān)實(shí)驗(yàn)電路的設(shè)計(jì)，擬好實(shí)驗(yàn)步驟。

5．寫出預(yù)習(xí)報(bào)告，設(shè)計(jì)好記錄表格。預(yù)習(xí)要求1．復(fù)習(xí)組合邏輯電路的分析方法，閱讀教材中有關(guān)半加器和全8

1．7486型異或門功能測(cè)試

圖2-2-1中任一個(gè)異或門進(jìn)行實(shí)驗(yàn)，輸入端接邏輯開關(guān)，輸出端接LED顯示。將實(shí)驗(yàn)結(jié)果填入表2-2-2中，并判斷功能是否正確，寫出邏輯表達(dá)式。表2-2-2異或門輸入、輸出電平關(guān)系數(shù)據(jù)表輸入端輸出端ABY00011011實(shí)驗(yàn)內(nèi)容1．7486型異或門功能測(cè)試 輸入端輸出端92．用異或門構(gòu)成半加器電路如圖2-2-4所示，輸入端接邏輯開關(guān)，輸出端接LED顯示。將實(shí)驗(yàn)結(jié)果填入表2-2-3中，判斷結(jié)果是否正確，寫出和S及進(jìn)位CO的邏輯表達(dá)式。圖2-2-4半加器表2-2-3半加器輸入、輸出電平關(guān)系數(shù)據(jù)表輸入端輸出端ABSCO000110112．用異或門構(gòu)成半加器圖2-2-4半加器表2-2-3半103．一位二進(jìn)制全加器(1)將1位二進(jìn)制全加器的真值表填入表2-2-4中。(2)寫出和S及進(jìn)位CO的邏輯表達(dá)式。(3)將邏輯表達(dá)式化簡(jiǎn)成合適的形式，畫出用7486和7400實(shí)現(xiàn)的電路圖。(4)搭建電路，驗(yàn)證結(jié)論的正確性。輸入端輸出端ABCISCO000001010011100101110111表2-2-41位二進(jìn)制全加器真值表3．一位二進(jìn)制全加器輸入端輸出端A11

4．4位二進(jìn)制加法器7483功能測(cè)試電路如圖2-2-5所示，和分別為2個(gè)4位二進(jìn)制數(shù)，令B3B2B1B0=0110，A3A2A1A0接邏輯開關(guān)，輸出端接LED顯示，驗(yàn)證7483的邏輯功能，將實(shí)驗(yàn)結(jié)果填入表2-2-5中。圖2-2-54位二進(jìn)制加法器功能測(cè)試電路4．4位二進(jìn)制加法器7483功能測(cè)試圖2-2-54位12

CO01100110011001101100010100111011表2-2-54位二進(jìn)制加法器數(shù)據(jù)表CO01101100表2-2-54位二進(jìn)制加13

*5．二進(jìn)制加／減運(yùn)算用7483二進(jìn)制加法器可以實(shí)現(xiàn)加／減運(yùn)算。運(yùn)算電路如圖2-2-6所示，它是由7483及四個(gè)異或門構(gòu)成。

M為加／減控制端，當(dāng)M＝0時(shí)，執(zhí)行加法運(yùn)算；當(dāng)M＝1時(shí)，執(zhí)行減法運(yùn)算。減法運(yùn)算結(jié)果由FC決定，當(dāng)FC＝1時(shí)表示結(jié)果為正，反之結(jié)果為負(fù)，輸出是(A—B)的補(bǔ)碼。

自擬實(shí)驗(yàn)表格和數(shù)據(jù)，驗(yàn)證電路是否正確。*5．二進(jìn)制加／減運(yùn)算14圖2-2-6二進(jìn)制加／減運(yùn)算電路圖2-2-6二進(jìn)制加／減運(yùn)算電路15

1.寫出一位半加器和一位全加器的邏輯表達(dá)式，畫出門電路實(shí)現(xiàn)的電路符號(hào)圖。

2.畫出用7483實(shí)現(xiàn)余3碼加法運(yùn)算的電路圖，并說明電路的原理。

3.整理實(shí)驗(yàn)數(shù)據(jù)、圖表，并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析討論。

4.總結(jié)組合電路的分析與測(cè)試方法。實(shí)驗(yàn)報(bào)告要求1.寫出一位半加器和一位全加器的邏輯表達(dá)式，畫出門電路16

1.如何利用7483和門電路實(shí)現(xiàn)BCD碼加法運(yùn)算？

2.如何用兩片7483實(shí)現(xiàn)8位二進(jìn)制數(shù)加法運(yùn)算？

3.如何用與非門（7400）接成非門？思考題1.如何利用7483和門電路實(shí)現(xiàn)BC