一種多通道數(shù)字存儲示波器的觸發(fā)電路

一種多通道數(shù)字存儲示波器的觸發(fā)電路

1基于fpga/cpld的全數(shù)字化觸發(fā)電路在當(dāng)前的信號測量中，數(shù)字存儲器（sdo）被廣泛用于測量信號。因為它以各種觸發(fā)方法獲得了應(yīng)用。觸發(fā)電路是DSO和其它信號采集系統(tǒng)的重要功能電路。目前DSO中觸發(fā)電路的設(shè)計常采用模塊與A/D變換器平行,與信號調(diào)理通道直接相連的模擬或半模擬方案,即用電位器構(gòu)成分壓器產(chǎn)生觸發(fā)電平信號,或用D/A轉(zhuǎn)換器,將設(shè)置的觸發(fā)字轉(zhuǎn)換成觸發(fā)電平信號,然后送到比較器比較;利用各種開關(guān)進(jìn)行邊沿選擇,利用電阻電容等構(gòu)成觸發(fā)抑釋電路。這種方案的優(yōu)點在于:觸發(fā)點設(shè)置準(zhǔn)確,對滿足條件的高速信號不會出現(xiàn)漏觸發(fā)現(xiàn)象。其缺點是:大量分離器件的使用,會直接導(dǎo)致故障率上升;改變觸發(fā)設(shè)置依靠機械調(diào)節(jié),響應(yīng)較慢;使用電位器有機械磨損,精度會隨時間下降;而使用D/A轉(zhuǎn)換器將使數(shù)字電路部分和模擬電路部分有較多關(guān)聯(lián),容易將高速數(shù)字電路的噪聲帶入敏感的模擬電路,增加系統(tǒng)調(diào)試的難度。高速A/D變換器和大規(guī)模FPGA/CPLD的出現(xiàn)和廣泛運用,為觸發(fā)電路的全數(shù)字化提供了可能。這里提出了一種全數(shù)字化的觸發(fā)電路結(jié)構(gòu)——采用FIFO存儲器,利用其數(shù)據(jù)先進(jìn)先出的特性,配合高速數(shù)字比較器的比較結(jié)果,控制采樣數(shù)據(jù)的存儲,實現(xiàn)觸發(fā)電路的多種功能。在此論述了數(shù)字觸發(fā)電路在CPLD中的設(shè)計實現(xiàn),并給出了應(yīng)用實例。2高保真度信號編碼算法設(shè)計在信號的數(shù)字化過程中,根據(jù)香農(nóng)采樣定理,以及考慮不同信號的信息特征,每周期采樣5~10個點,一般能給出足夠的信號細(xì)節(jié),配合一些最佳擬合的插值算法,便能得到高保真度的信號波形。而利用高保真度的恢復(fù)信號作為系統(tǒng)外觸發(fā)時的觸發(fā)信號同樣也能保證系統(tǒng)的精度。此即觸發(fā)電路數(shù)字化技術(shù)的理論依據(jù)。這里所述的應(yīng)用實例中,A/D轉(zhuǎn)換器最高轉(zhuǎn)換速率為100MSPS,實時采樣信號帶寬為20MHz,選用正弦插值算法,這滿足數(shù)字化觸發(fā)電路在數(shù)據(jù)采集速率方面的要求。2.1數(shù)據(jù)采樣控制在一般的DSO系統(tǒng)中,觸發(fā)電路的控制對象是采樣脈沖。當(dāng)觸發(fā)條件滿足時,開啟門控允許采樣脈沖送到A/D轉(zhuǎn)換器,不滿足觸發(fā)條件時則關(guān)閉門控。A/D轉(zhuǎn)換產(chǎn)生的數(shù)據(jù)直接傳送到存儲器存儲。這種設(shè)計中采樣脈沖的控制電路復(fù)雜而存儲器控制簡單,電路實現(xiàn)以模擬器件為主。在筆者所設(shè)計的數(shù)字化觸發(fā)電路中,采用了控制采樣數(shù)據(jù)存儲的方法,控制信號、控制流程都數(shù)字化了,其原理框圖如圖1所示。系統(tǒng)采用異步FIFO,讀寫時鐘分別進(jìn)行控制。利用FIFO的數(shù)據(jù)采樣原理如下:CPU啟動數(shù)據(jù)采集過程,FIFO寫使能有效,FIFO寫時鐘與A/D轉(zhuǎn)換器采樣時鐘同步,A/D產(chǎn)生的采樣數(shù)據(jù)寫入FIFO;同時CPU啟動預(yù)觸發(fā)計數(shù)器計數(shù),直到預(yù)觸發(fā)計數(shù)器計數(shù)值N達(dá)到預(yù)設(shè)的預(yù)觸發(fā)深度值No。這段時間內(nèi),觸發(fā)信號是被抑制的。當(dāng)FIFO中寫入數(shù)據(jù)深度等于No而觸發(fā)信號還沒有來時,使能FIFO讀,并使FIFO讀時鐘與寫時鐘同步(RCLK=WCLK),以保持FIFO內(nèi)的數(shù)據(jù)數(shù)始終等于預(yù)觸發(fā)深度No,且使FIFO中所存放的數(shù)據(jù)總是最新的采樣數(shù)據(jù)。一旦信號越過觸發(fā)點,CPU發(fā)出控制信號禁止FIFO讀,FIFO數(shù)據(jù)只進(jìn)不出,直到寫滿1K的數(shù)據(jù)。此時,FIFO“滿”狀態(tài)信號(FF)變?yōu)橛行?。?dāng)CPU檢測到FIFO滿信號有效時,置FIFO寫使能無效,FIFO中不再寫入數(shù)據(jù),一次數(shù)據(jù)采集進(jìn)程結(jié)束。系統(tǒng)進(jìn)入數(shù)據(jù)處理進(jìn)程,CPU開始讀取FIFO內(nèi)的數(shù)據(jù)并進(jìn)行處理(此時FIFO只讀不寫,直至FIFO被讀空,狀態(tài)“空”變?yōu)橛行?,計算信號參數(shù),內(nèi)插恢復(fù)波形以及送至LCD顯示。因此,控制FIFO的讀寫與控制A/D采樣時鐘一樣可以實現(xiàn)多種控制功能。下面詳細(xì)論述數(shù)字化觸發(fā)電路的多種觸發(fā)功能的實現(xiàn)原理。2.2觸發(fā)窗口的設(shè)置一般地,信號上都會疊加一定幅度的噪聲。在邊沿觸發(fā)時,如果只簡單地設(shè)一個觸發(fā)電平,噪聲有可能使觸發(fā)電路在設(shè)定的電平附近反復(fù)觸發(fā),系統(tǒng)難以正常工作。解決方法是利用觸發(fā)窗。以上升沿觸發(fā)為例,數(shù)字化觸發(fā)脈沖的產(chǎn)生示意圖如圖2所示。由CPU設(shè)置兩個觸發(fā)字,兩者之差等于觸發(fā)窗口寬度。觸發(fā)窗口可以根據(jù)信號的情況由軟件進(jìn)行動態(tài)設(shè)置,當(dāng)信號光滑,迭加的干擾小,窗口寬度可以設(shè)置得比較小,觸發(fā)的靈敏度高;當(dāng)信號和疊加的干擾大,適當(dāng)調(diào)整增大觸發(fā)窗口寬度,就可以保證觀察到穩(wěn)定的波形。CPU將兩個觸發(fā)字寫入CPLD中的兩個數(shù)字比較器,對每一個采樣值都進(jìn)行比較,當(dāng)前后兩次采樣值越過高低兩個觸發(fā)電平時,比較器的輸出將產(chǎn)生一個跳變。將比較器的輸出經(jīng)邊沿選擇器處理后送至觸發(fā)脈沖發(fā)生器產(chǎn)生一個觸發(fā)脈沖。觸發(fā)依極性分為上升沿觸發(fā)和下降沿觸發(fā)。利用數(shù)字比較器的兩個互為反相的輸出,通過設(shè)置不同邊沿觸發(fā)字,以選擇比較器的輸出經(jīng)處理后作為觸發(fā)脈沖發(fā)生器的輸入,實現(xiàn)不同極性的觸發(fā)。2.3預(yù)觸發(fā)深度的設(shè)置預(yù)觸發(fā)是數(shù)字觸發(fā)電路特有的功能,借此,可以觀測觸發(fā)點之前的信號,該功能對于信號的分析十分有用。觸發(fā)點前的信號長度定義為預(yù)觸發(fā)深度,動態(tài)可調(diào)。利用FIFO作為A/D變換器輸出數(shù)據(jù)的緩存,預(yù)觸發(fā)深度可以通過設(shè)置一預(yù)觸發(fā)計數(shù)器來進(jìn)行預(yù)置和調(diào)整,前已論及,FIFO的深度為1K,因此預(yù)觸發(fā)的深度可以在0到1K之間任意選擇。當(dāng)系統(tǒng)開始采樣前,FIFO清空,預(yù)觸發(fā)計數(shù)器置位(寫入預(yù)觸發(fā)深度字)。開始采樣后,采樣數(shù)據(jù)存入FIFO,同時預(yù)觸發(fā)計數(shù)器開始計數(shù),直到計數(shù)器計數(shù)值等于預(yù)置值。在這段時間內(nèi),觸發(fā)脈沖發(fā)生器是禁止的。而后,FIFO進(jìn)入數(shù)據(jù)刷新狀態(tài),FIFO中總是保存最新的數(shù)據(jù)信息,等待觸發(fā)脈沖的到來。觸發(fā)脈沖到來后,FIFO又開始只寫不讀,直到把FIFO寫滿。這樣,在FIFO的1K數(shù)據(jù)中,觸發(fā)點之前的信號數(shù)據(jù)等于預(yù)置值。2.4觸發(fā)釋抑設(shè)計在釋抑期間內(nèi),不識別觸發(fā)信號,以保證信號穩(wěn)定顯示。數(shù)字化觸發(fā)釋抑的設(shè)計是在每次觸發(fā)后,FIFO未寫滿前,利用D觸發(fā)器使觸發(fā)脈沖產(chǎn)生器的輸出鎖定在高電平,后繼電路設(shè)計為電平有效的電路,這樣就可以保證FIFO的數(shù)據(jù)存儲連續(xù)而不間斷。2.5單次觸發(fā)和正常觸發(fā)示波器的觸發(fā)方式分為自動觸發(fā)、單次觸發(fā)、正常觸發(fā)。自動觸發(fā)的實現(xiàn)是在數(shù)據(jù)采集進(jìn)程中,當(dāng)FIFO中存儲數(shù)據(jù)達(dá)到預(yù)觸發(fā)值時,啟動一定時器進(jìn)行計時,在預(yù)定時間后即使沒有觸發(fā)信號產(chǎn)生,仍禁止FIFO的數(shù)據(jù)刷新,強行寫滿FIFO,而后進(jìn)入數(shù)據(jù)處理進(jìn)程,刷新顯示波形。單次觸發(fā)和正常觸發(fā)的實現(xiàn)主要依靠軟件處理。當(dāng)系統(tǒng)設(shè)置為單次觸發(fā)或正常觸發(fā)時,在觸發(fā)之前,觸發(fā)電路使FIFO的讀寫時鐘同步,即總是處于數(shù)據(jù)采集的第二階段,FIFO不斷刷新,顯示靜止。當(dāng)觸發(fā)后,單次觸發(fā)方式下系統(tǒng)刷新一次顯示,然后系統(tǒng)停留在當(dāng)前狀態(tài),不會自動進(jìn)入下一次數(shù)據(jù)采集進(jìn)程;正常觸發(fā)方式下系統(tǒng)也刷新一次顯示,然后FIFO中寫入預(yù)觸發(fā)深度的新值,等待下一次觸發(fā)信號,如果觸發(fā)信號出現(xiàn),將使系統(tǒng)完成下一次數(shù)據(jù)采集和數(shù)據(jù)處理進(jìn)程,波形不斷刷新,如果不出現(xiàn)新的觸發(fā)信號,就停留在原狀態(tài)等待。3數(shù)字觸發(fā)電路控制軟件的設(shè)計前述的數(shù)字化觸發(fā)電路的控制是由觸發(fā)和數(shù)據(jù)采集控制軟件實現(xiàn)的,控制軟件的流程圖如圖3所示。4基于fpga的電力線故障檢測整個數(shù)字化觸發(fā)電路可設(shè)計在一片ALTERA公司的FLEX6016系列CPLD中。這里采用硬件描述語言HDL來描述具體電路模塊,并用原理圖直觀地表現(xiàn)各模塊之間的連接關(guān)系。此部分電路分為三個子模塊,其中子模塊觸發(fā)窗(trig-window)、fifo控制器(fifo-controler)采用VHDL語言設(shè)計實現(xiàn),并且在VHDL程序中調(diào)用了LPM(LibraryofParameterizedModules)。限于篇幅,不能給出詳細(xì)程序。觸發(fā)信號發(fā)生器