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采用CMOS傳輸門結構的數(shù)據(jù)選擇器CC14539采用CMOS傳輸門結構的數(shù)據(jù)選擇器CC14539注意每個傳輸門的同相選通端雙4選1數(shù)據(jù)選擇器74LS153如何用兩個4選1數(shù)據(jù)選擇器接成8選1數(shù)據(jù)選擇器？例：利用四選一選擇器實現(xiàn)如下邏輯函數(shù)。與四選一選擇器輸出的邏輯式比較可以令：變換D0D1D2D3A0A1WAGRY“1”接線圖74LS153總結用n位輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。

加法器11011001+舉例：A=1101,B=1001，計算A+B。011010011加法運算的基本規(guī)則：(1)逢二進一。(2)最低位是兩個數(shù)最低位的疊加，不需考慮進位。(3)其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進位。(4)任何位相加都產(chǎn)生兩個結果：本位和、向高位的進位。用半加器實現(xiàn)用全加器實現(xiàn)一、半加器

如果不考慮有來自低位的進位將兩個1位二進制數(shù)相加，稱為半加。設：

A---加數(shù)；B---被加數(shù)；S---本位和；C---進位。真值表邏輯圖半加器ABCS邏輯符號=1&ABSC二、全加器：an---加數(shù)；bn---被加數(shù)；cn-1---低位的進位；sn---本位和；cn---進位。真值表

在將兩個多位二進制數(shù)相加時，除了最低位外，每一位都應該考慮來自低位的進位，即將兩個對應位的加數(shù)和來自低位的進位3個數(shù)相加，這種運算稱為全加。半加和：所以，全加和：anbncn-1sncn全加器邏輯圖邏輯符號半加器半

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