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-.z.成績:成績:*I’ANUNIVERSITYOFTECHNOLOGYEDA綜合實踐所在院系自動化與信息工程學(xué)院專業(yè)名稱電子信息科學(xué)與技術(shù)班級電技111題目紅綠燈設(shè)計指導(dǎo)教師****成員***完成時間2014年元月一、設(shè)計任務(wù)及要求:設(shè)計任務(wù):紅綠燈控制程序要求:1、有倒計時顯示2、紅黃綠燈三個狀態(tài),根據(jù)現(xiàn)實紅綠燈的轉(zhuǎn)換設(shè)計邏輯關(guān)系設(shè)計3、具有復(fù)位控制按鈕,動作時,復(fù)位到初始狀態(tài)1、實物驗收評語及成績(40%):2、答辯評語及成績(30%):3、報告評語及成績(30%):紅綠燈原理及設(shè)計思路設(shè)計思路:為了實現(xiàn)兩個方向紅綠燈循環(huán)亮滅的過程,假設(shè)該過程如下:起始(st0)東西方向綠燈亮(green1=1),南北方向紅燈亮(red2=1),這個過程持續(xù)3個clock周期;然后(st3)東西方向黃燈亮,綠燈滅,南北方向紅燈仍然亮著,這個過程持續(xù)1個clock;然后(st4)東西方向紅燈亮,南北方向綠燈亮,這個過程持續(xù)3個clock;然后南北(st7)方向黃燈亮,東西方向紅燈仍然亮著,這個過程持續(xù)一個clock;接下來就回到起始(st0)的狀態(tài)進行循環(huán)。此程序中無論哪個方向,各個燈亮著的時間之比為,綠:黃:紅=3:1:4,可以設(shè)置clock的值確定各燈具體的亮的時間。1、紅綠燈工作狀態(tài)的真值表:模型圖:(見下頁)3狀態(tài)機:源程序moduletraffic(clock,reset,red1,yellow1,green1,red2,yellow2,green2);inputclock,reset;outputred1,yellow1,green1,red2,yellow2,green2;parameterst0=0,st1=1,st2=2,st3=3,st4=4,st5=5,st6=6,st7=7;reg[2:0]state,n*state;regred1,yellow1,green1,red2,yellow2,green2;always(posedgeclockorposedgereset)beginif(reset)state=st0;elsestate=n*state;endalways(state)beginred1=1'b0;yellow1=1'b0;green1=1'b0;red2=1'b0;yellow2=1'b0;green2=1'b0;case(state)st0:begingreen1=1'b1;red2=1'b1;n*state=st1;endst1:begingreen1=1'b1;red2=1'b1;n*state=st2;endst2:begingreen1=1'b1;red2=1'b1;n*state=st3;endst3:begingreen1=1'b0;yellow1=1'b1;red2=1'b1;n*state=st4;endst4:beginred1=1'b1;red2=1'b0;yellow1=1'b0;green2=1'b1;n*state=st5;endst5:beginred1=1'b1;green2=1'b1;n*state=st6;endst6:beginred1=1'b1;green2=1'b1;n*state=st7;endst7:begingreen2=1'b0;red1=1'b1;yellow2=1'b1;n*state=st0;endendcaseendendmodule四、編譯和仿真波形紅綠燈設(shè)計仿真圖五、仿真分析及結(jié)論根據(jù)仿真波形圖可以看出實驗結(jié)果符合預(yù)期設(shè)想,基本實現(xiàn)了紅綠黃燈按一定規(guī)律進行循環(huán)閃爍的功能,仿真結(jié)果與預(yù)想的一致,實現(xiàn)了各個方向綠、黃、紅燈閃亮的時間比為3:1:4。程序中美中不足的是這個比例是固定的,必須通過修改程序來修改時間比,而且只是一個比例,不是固定的以秒為單位的時間。例如要實現(xiàn)綠、黃、紅燈閃亮時間為20s,5s,25s,就無法用該程序?qū)崿F(xiàn),但可以通過在程序中修改時間比來實現(xiàn)。另外此程序的缺憾是沒有手動校準紅綠燈時間的功能,假設(shè)紅綠燈由于年代久遠部芯片老化而導(dǎo)致時間產(chǎn)生誤差,就無法進行校準,而必須更換紅綠燈。程序的亮點是簡單易懂,容易理解,適合剛剛學(xué)習Verilog語言的人。對于紅綠燈的設(shè)計思路容易掌握。通過此次課程設(shè)計,我基本了解了用Verilog語言編程的一般方法

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