基于Altera ASI IP核的ASI發(fā)送卡實(shí)現(xiàn)

基于AlteraASIIP核的ASI發(fā)送卡實(shí)現(xiàn)1.ASI接口的應(yīng)用意義隨著數(shù)字電視技術(shù)的迅速發(fā)展，在電視節(jié)目的制作設(shè)計(jì)方面己經(jīng)有很大一部分實(shí)現(xiàn)了數(shù)字處理。在節(jié)目的傳輸方面，我們從衛(wèi)星上己可以接收到多套數(shù)字壓縮編碼的節(jié)目。這種傳輸方式，不但保證了節(jié)目的高清晰質(zhì)量，也大大降低了電視節(jié)目傳輸、發(fā)送、接收的成本。而大量的收發(fā)設(shè)備，采用的是ASI的接口標(biāo)準(zhǔn)，設(shè)計(jì)實(shí)現(xiàn)基于PC機(jī)和ASI接口標(biāo)準(zhǔn)的電視節(jié)目傳輸流的收發(fā)設(shè)備，在節(jié)目的制作、保存和重播等方面有大量的應(yīng)用。隨著廣播電視數(shù)字化的開(kāi)展，有線電視的數(shù)字化進(jìn)程越來(lái)越快。數(shù)字化技術(shù)提高了廣播電視節(jié)目的技術(shù)質(zhì)量、節(jié)目質(zhì)量，提供了廣播電視和綜合數(shù)據(jù)業(yè)務(wù)的多媒體服務(wù)手段，拓寬了廣播電視業(yè)務(wù)。數(shù)字化以后的電視信號(hào)傳輸，采用MPEG-2視頻編碼標(biāo)準(zhǔn)，可以以4～5Mbit/s的帶寬傳送高清晰度的電視節(jié)目，噪聲沒(méi)有積累，大大提高了傳輸質(zhì)量，有很廣闊的應(yīng)用前景。在目前的數(shù)字通信系統(tǒng)中，有兩種MPEG-2接口標(biāo)準(zhǔn)：ASI異步串行接口和SPI同步并行接口。其中SPI接口一共有11位有用信號(hào)，每位信號(hào)差分成兩路用來(lái)提高傳輸抗干擾性，在物理鏈接上用DB25傳輸。由于其處理簡(jiǎn)單且擴(kuò)展性強(qiáng)，MPEG-2編解碼器及視頻測(cè)試設(shè)備的輸入、輸出一般都采用SPI接口。但是由于其連線多且復(fù)雜，所以SPI接口只能用于短距離傳輸。ASI(異步串行接口)只需要一根電纜就可實(shí)現(xiàn)270Mbit/s的透明傳輸,所以應(yīng)用十分普遍。ASI接口具有高速、可靠、固定波特率和傳輸距離遠(yuǎn)等優(yōu)點(diǎn)，而且連接簡(jiǎn)單成本低，可以廣泛應(yīng)用于各種高速點(diǎn)到點(diǎn)的傳輸，尤其是視頻傳輸設(shè)備。2.ASI協(xié)議結(jié)構(gòu)ASI可以有不同的數(shù)據(jù)接收速率，但是傳輸速率是恒定的，為270Mbit/s。因此ASI可以發(fā)送和接收不同速率的MPEG-2數(shù)據(jù)。ASI采用分層結(jié)構(gòu)，分為三層：物理層、數(shù)據(jù)編碼層和傳送規(guī)則層。第零層是物理層。物理層定義了傳輸介質(zhì)、驅(qū)動(dòng)器和接收器以及傳輸速率。物理接口提供了LED驅(qū)動(dòng)的多模光纖和同軸電纜?；舅俾时欢x為270Mbps。在同軸電纜的應(yīng)用中，以隨機(jī)及與數(shù)據(jù)有關(guān)的抖動(dòng)和占空系數(shù)失真的傳統(tǒng)方式，規(guī)定了允許抖動(dòng)的最大值。第一層是數(shù)據(jù)編碼層。采用DC平衡的8B/10B傳輸碼。這種碼把每一個(gè)8bit數(shù)據(jù)字節(jié)變換成具有下列特性的l0bit碼字:游程長(zhǎng)度等于或小于4bit;DC編制最小。這種碼通過(guò)無(wú)效傳輸碼點(diǎn)和“運(yùn)行”的不等性來(lái)提供差錯(cuò)校驗(yàn)。作為超出對(duì)數(shù)據(jù)字節(jié)進(jìn)行編碼需要的額外碼點(diǎn)，規(guī)定了專用字符。特別是逗號(hào)這個(gè)字符(在8B/10B傳輸碼規(guī)則中定義為K28.5專用字符)，用來(lái)在DVB-ASI傳輸鏈路中建立字節(jié)對(duì)齊。在發(fā)送端對(duì)字節(jié)進(jìn)行8B/10B編碼，對(duì)出現(xiàn)的每一個(gè)8bit字節(jié)產(chǎn)生一個(gè)10bit的碼字，使這些10bit碼字通過(guò)以固定輸出比特率270Mbps工作的并/串轉(zhuǎn)換。如果并/串轉(zhuǎn)換器請(qǐng)求輸入一個(gè)新碼字，但是數(shù)據(jù)源還沒(méi)有準(zhǔn)備好新碼字，就應(yīng)該插入同步字(或者稱為逗號(hào)字符K28.5)。在傳輸數(shù)據(jù)的空余字段插入同步字符，可以使傳輸碼子具有較強(qiáng)的抗擾，錯(cuò)誤檢測(cè)和在同步能力。第二層是傳送規(guī)則層。ASI傳輸?shù)牡?層標(biāo)準(zhǔn)使用MPEG-2傳輸流包(TS)作為基本的信息單元。傳輸包可以通過(guò)3種方式傳輸:一種是以塊狀的連續(xù)字節(jié)傳輸，也就是說(shuō)，在一個(gè)單獨(dú)數(shù)據(jù)包的傳輸流中不用插入同步字節(jié);第二種方式是以單獨(dú)的字節(jié)方式傳輸，在這種方式中要插入同步字節(jié);第三種方式是連續(xù)字節(jié)和同步字節(jié)相結(jié)合。此外，ASI的第二層協(xié)議規(guī)定，在每個(gè)傳輸包之前至少要有兩個(gè)同步字(K28.5)。盡管數(shù)據(jù)包同步過(guò)程不是ASI傳輸協(xié)議定義的內(nèi)容，MPEG-2傳輸包同步字節(jié)(47H)被包括到第2層的包定義中，這樣接收設(shè)備就可以實(shí)現(xiàn)包同步。ASI接口的第2層定義使用MPEG-2傳輸流的語(yǔ)法，只是增加了在每個(gè)傳輸包前需要有至少兩個(gè)K28.5同步字符這個(gè)額外要求。只要最初是同步的，8B/10B接收裝置一般能夠維持同步，不需要增加同步字符。但是當(dāng)線路干擾等外界因素使同步丟失時(shí)，增加的同步字節(jié)可以使一個(gè)傳輸包重新同步。傳輸包結(jié)構(gòu)應(yīng)該遵循EN/ISO/IEC13818-1和ETS300429對(duì)傳輸流包的規(guī)定。包長(zhǎng)度可以是188個(gè)字節(jié)或者204個(gè)字節(jié)。傳輸包可以通過(guò)兩種方式出現(xiàn)在第2層。第一種每個(gè)TS包中的188字節(jié)是連續(xù)的，分為分組頭部、調(diào)整字段和有效負(fù)載三個(gè)部分。其中調(diào)整字段是可選的，并不是所有的傳送流分組中都出現(xiàn)調(diào)整字段。同步字符插在兩個(gè)包中間，稱為突發(fā)模式。用突發(fā)模式實(shí)現(xiàn)TS流的傳輸，具有動(dòng)態(tài)分配的靈活性、可分級(jí)性、可擴(kuò)展性、較強(qiáng)的抗千擾性等有點(diǎn);第二種是同步字隨機(jī)均勻的插在TS數(shù)據(jù)之間，稱為非突發(fā)模式。3.設(shè)計(jì)實(shí)現(xiàn)3.1ASI發(fā)送卡硬件設(shè)計(jì)大部分ASI編碼的實(shí)現(xiàn)，都是采用Cypress公司的CY7B923實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換。CY7B923主要實(shí)現(xiàn)碼字的8/10bit轉(zhuǎn)換、插入同步字K28.5和并/串變換。ASI的傳輸速率恒定為270MHz，而輸入MPEG-2TS碼率是不同的，所以要用FIFO實(shí)現(xiàn)速率匹配，需要對(duì)輸入的SPI數(shù)據(jù)、FIFO和CY7B923之間的通信進(jìn)行邏輯控制。綜合性能、價(jià)格和程序復(fù)雜度的考慮，本方案采用FPGA，用Verilog編程來(lái)實(shí)現(xiàn)它們之間的邏輯控制;采用Altera公司的ASIIP核，代替Cypress公司的CY7B923來(lái)實(shí)現(xiàn)ASI數(shù)據(jù)的編碼。ASIIP核具有使用方便、成本低等優(yōu)點(diǎn)。在ASI的編碼過(guò)程中，只需將MPEG-2編碼的TS碼流的8位數(shù)據(jù)和一位TS碼率傳輸時(shí)鐘輸入到FPGA中，本方案是PCI33M的時(shí)鐘信號(hào)。因?yàn)樵诒痉桨钢校琓S格式為188個(gè)字節(jié)的突發(fā)模式發(fā)送數(shù)據(jù)，根據(jù)數(shù)據(jù)有效信號(hào)DVALID，F(xiàn)PGA檢測(cè)這個(gè)信號(hào)來(lái)判斷什么時(shí)間內(nèi)是有效數(shù)據(jù)，來(lái)接收TS碼流數(shù)據(jù)，而不用關(guān)心TS碼流的同步頭。FPGA將接收到的數(shù)據(jù)以TS碼率時(shí)鐘寫(xiě)入FIFO。當(dāng)FIFO半滿時(shí)，F(xiàn)PGA接收到FIFO的半滿信號(hào)，然后FPGA給ASI核發(fā)出FIFO可讀信號(hào)，ASI核以27Mbps讀取FIFO中的數(shù)據(jù);當(dāng)FPGA計(jì)數(shù)到ASI核讀取了一定數(shù)量的FIFO數(shù)據(jù)，F(xiàn)PGA則向ASIIP核發(fā)送FIFO不可讀信號(hào)，防止FIFO讀空。MPEG-2傳輸碼率的并行最大速度為132Mbps，而讀FIFO速率為27Mbps，因此FIFO會(huì)有溢出。因此在發(fā)送MPEG-2傳輸流時(shí)，有驅(qū)動(dòng)程序控制一次發(fā)送數(shù)據(jù)的多少?？紤]到延時(shí)，本方案在FPGA內(nèi)部燒制了一個(gè)2K大小的異步FIFO。ASIIP核在FIFO中數(shù)據(jù)不可讀時(shí)，向ASI碼流中填充K28.5以維持270Mbps的固定傳輸速率。最后串行數(shù)據(jù)經(jīng)過(guò)驅(qū)動(dòng)就可用同軸電纜傳送出去。本方案中，同步字K28.5的插入采用傳輸碼流的單個(gè)字節(jié)前后不能都是K28.5同步字的方式。ASI發(fā)送卡的硬件實(shí)現(xiàn)框圖如下：

該系統(tǒng)是基于ALTERA公司的FPGA芯片，CycloneⅡEP2C8Q208設(shè)計(jì)的。經(jīng)過(guò)編碼的并行數(shù)據(jù)流經(jīng)過(guò)PCI總線送入異步FIFO。異步FIFO主要實(shí)現(xiàn)數(shù)據(jù)緩存和時(shí)鐘匹配的作用。系統(tǒng)進(jìn)行DMA操作，把數(shù)據(jù)送入板卡。FIFO將這些數(shù)據(jù)緩存，以避免數(shù)據(jù)丟失。又由于時(shí)鐘有PCI33M的時(shí)鐘信號(hào)和27M的ASI輸入時(shí)鐘信號(hào)。這就要求把這兩個(gè)不同頻率的時(shí)鐘同步。FIFO在兩個(gè)不同的時(shí)鐘下工作，數(shù)據(jù)的輸入和輸出分別使用不同的時(shí)鐘。這就實(shí)現(xiàn)了時(shí)鐘的隔離和無(wú)縫連接。FIFO采用32位輸入、8位輸出,分別與PCI的數(shù)據(jù)寬度和ASIIP核的輸入數(shù)據(jù)寬度相一致。ASIIP核實(shí)現(xiàn)8位數(shù)據(jù)到10位的編碼。其中ASIIP核的參考時(shí)鐘為27M，輸出時(shí)鐘是270M。采用外部鎖相環(huán)，27MHz時(shí)鐘頻率有晶振產(chǎn)生，通過(guò)鎖相環(huán)產(chǎn)生270M的時(shí)鐘，用于ASI接口的數(shù)據(jù)輸出。PE65508實(shí)現(xiàn)耦合和阻抗匹配，最終經(jīng)BNC插頭發(fā)送出去。3.2ASIIP核的生成ASI編碼的實(shí)現(xiàn)采用Quartus6.1直接生成，進(jìn)行仿真驗(yàn)證。ASI接口的生成。IP核首先需要安裝，可以從Altera網(wǎng)站上下載。安裝之后，打開(kāi)Quartus6.1新建工程之后，點(diǎn)擊tools菜單里面的Megawizardplug-inManeger，選擇創(chuàng)建一個(gè)新的宏函數(shù)變量，按步驟一步步生成asi文件。可以選擇器件和生成文件語(yǔ)言，分別選擇CycloneⅡ和verilog語(yǔ)言。需要注意的是生成的文件名要與工程的頂層文件名相一致。選擇Transmitter，這里作為發(fā)送接口。在ASI中根據(jù)所選器件速度的快慢，可以選擇是否生成鎖相環(huán)。這里采用外部鎖相環(huán)，用于產(chǎn)生270MHz的輸出頻率。生成的ASI接口verilog部分代碼如下：

該接口實(shí)現(xiàn)8位數(shù)據(jù)到10位數(shù)據(jù)的編碼。在8位的MPEG-2數(shù)據(jù)從輸入端輸入，流入內(nèi)部FIFO中。tx_data8位并行數(shù)據(jù)輸入接口，實(shí)現(xiàn)數(shù)據(jù)編碼，即把每個(gè)8位的數(shù)據(jù)變?yōu)?0位的數(shù)據(jù);然后串行器把10位并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。asi_tx經(jīng)編碼后