JESD204B標準及演進歷程

JESD204B標準及演進歷程在從事高速數(shù)據(jù)擷取設計時使用FPGA的人大概都聽過新JEDEC標準「JESD204B」的名號。近期許多工程師均聯(lián)絡德州儀器，希望進一步了解JESD204B接口，包括與FPGA如何互動、JESD204B如何讓他們的設計更容易執(zhí)行等。本文介紹JESD204B標準演進，以及對系統(tǒng)設計工程師有何影響。為何有JESD204B標準？高速數(shù)據(jù)轉換器設計師原本使用傳統(tǒng)單端CMOS接口，約在十年前改用差分LVDS界面，因為后者數(shù)據(jù)傳輸速率較高(CMOS接口上限約200Mbps)，亦可改善訊號線與供電的噪聲耦合。但LVDS接口的缺點為在采樣速度較慢的情況下較為耗電，因此CMOS接口并未被完全取代，至今仍有人使用。由于模擬數(shù)字轉換器的演進必須提高采樣速率及信道密度，業(yè)界需要比并聯(lián)LVDS更快速、節(jié)能的數(shù)字接口，故開發(fā)出串行接口JESD204，并于2006年4月獲JEDEC通過。JESD204接口為單一通路、高速序列連結一個或多個數(shù)據(jù)轉換器至一個數(shù)字邏輯設備，運輸速率最高可達3.125Gbps，但必須傳送共同架構頻率至轉換器與FPGA，以確保架構同步。但因為JESD204僅支持一條通路與一條序列連結，業(yè)界很快發(fā)現(xiàn)用途不如預期，故在2008年4月增修標準為JESD204A，可支持多條通路與多條鏈接，不過速率上限仍為3.125Gbps。JESD204B于2011年7月研發(fā)完成，可克服多項系統(tǒng)設計難題，除了大幅提升傳輸速率至12.5Gbps，亦新增確定延遲功能，大幅簡化多通道同步。JESD204B標準為何？JESD204B支持接口速率最高12.5Gbps，以裝置頻率取代架構頻率，并有三種子集合。子集合0可向后兼容JESD204A，但速度受限、不支持確定延遲功能，且SYNC訊號亦有錯誤回報的特殊頻率條件(如圖一)。子集合1藉由同步化訊號SYSREF，啟動與結合各裝置的多架構頻率(如圖二)，可達成數(shù)據(jù)傳輸同步，并確保數(shù)字鏈接內的已知確定延遲。圖1JESD204B子集合0介面圖2JESD204B子集合1介面子集合2亦使用SYNC訊號(如圖三)，但受限于SYNC訊號的頻率條件，通常用于數(shù)據(jù)速率低于500MSPS的情況。數(shù)據(jù)速率超過500MSPS時，通常會采用子集合1并外加SYSREF頻率。圖3JESD204B子集合2介面符合JESD204B的接收器內具備彈性緩沖空間，可彌補序列器/解序列器通道的時滯，因此簡化了電路板配置。彈性緩沖空間可儲存數(shù)據(jù)，直至速度最慢的信道數(shù)據(jù)抵達，之后再同時釋出來自各信道的數(shù)據(jù)，進行數(shù)字處理。因為數(shù)據(jù)頻率已嵌入在序列數(shù)據(jù)串流中，因此可發(fā)揮時滯管理功能。為何重視JESD204B界面？符合JESD204B的數(shù)據(jù)轉換器將數(shù)據(jù)串行化與傳輸?shù)乃俾式詢?yōu)于舊有接口，因此數(shù)據(jù)轉換器、處理器或FPGA所需針腳數(shù)都大幅減少，故可降低封裝尺寸與成本。而最大優(yōu)點在于減少針腳數(shù)后，電路板上的信道減少，讓電路板配置較簡單，布線也較容易。此外由于數(shù)據(jù)頻率嵌入數(shù)據(jù)串流，且接收器內亦有彈性緩沖空間，使時滯管理需求減少，因此更進一步簡化配置與布線，不再須要確認曲線是否等長。JESD204B亦可延長傳輸距離，因為放寬時滯條件后，邏輯設備與數(shù)據(jù)轉換器之間的距離可拉長，避免任何敏感模擬零組件沖擊。另一方面，JESD204B接口能夠適用各種數(shù)據(jù)轉換器分辨率，故未來不論是模擬數(shù)字轉換器或數(shù)字模擬轉換器，都不需重新設計收發(fā)器/接收器(Tx/Rx)電路板(邏輯設備)。LVDS接口是否已近末日？對低傳輸速率的數(shù)據(jù)轉換器而言，CMOS接口耗能較低，而JESD204B接口又比傳統(tǒng)LVDS界面多出幾項優(yōu)點，這么說來，LVDS界面還有生存機會嗎？簡單的說，LVDS接口的確還是有用處的。雖然JESD204B標準運用確定延遲后，可簡化多通道同步化，但有些應用要求延遲愈小愈好(甚至最好毫