基于FPGA短波差分跳頻信號(hào)發(fā)生器的設(shè)計(jì)

基于FPGA短波差分跳頻信號(hào)發(fā)生器的設(shè)計(jì)

0引言差分跳頻(DFH)是一種新的短波跳頻技術(shù)，它主要?dú)w結(jié)為一種G函數(shù)算法，這種G函數(shù)集跳頻圖案、信息調(diào)制與解調(diào)于一體。它的通信機(jī)理與常規(guī)跳頻完全不同，較好的解決了數(shù)據(jù)速率和跟蹤、干擾等問題，代表了當(dāng)前短波通信的一個(gè)重要發(fā)展方向。鑒于此，在研究G函數(shù)算法原理的基礎(chǔ)之上，重點(diǎn)對(duì)短波差分跳頻信號(hào)的發(fā)生器進(jìn)行基于FPGA的整體優(yōu)化設(shè)計(jì)，并在軟件和硬件環(huán)境下進(jìn)行仿真與實(shí)現(xiàn)，從而指導(dǎo)工程實(shí)踐。采用差分跳頻技術(shù)不僅改變了短波電臺(tái)由于信道帶寬窄、空中信道時(shí)變多徑特性而導(dǎo)致的低速率數(shù)據(jù)傳輸?shù)木置?，而且極大地提高了抗跟蹤干擾的能力，代表了新一代短波通信技術(shù)的發(fā)展方向?？紤]到使用FPGA器件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，不僅可以簡(jiǎn)化設(shè)計(jì)過程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性，本文對(duì)短波差分跳頻信號(hào)的發(fā)生器進(jìn)行基于FPGA的整體設(shè)計(jì)。1G函數(shù)算法原理差分跳頻系統(tǒng)的關(guān)鍵技術(shù)在于G函數(shù)的實(shí)現(xiàn)。差分跳頻G函數(shù)的特點(diǎn)是利用跳頻頻率的相關(guān)性來攜帶待發(fā)送的數(shù)據(jù)信息，同時(shí)所產(chǎn)生的頻率序列具有良好的隨機(jī)性和均勻性。常規(guī)的G函數(shù)表達(dá)式為：

式(1)是利用前后跳頻Fn，F(xiàn)n-1之間的相關(guān)性來攜帶數(shù)據(jù)信息Dn，如圖1所示。另一種G函數(shù)算法是由前一跳的頻率、m序列和數(shù)據(jù)信息Dn來決定當(dāng)前的頻率值Fn，如圖2所示，其數(shù)學(xué)表達(dá)式為：

G是一個(gè)特定的函數(shù)，由它決定差分跳頻的算法。由此可見，m序列控制的G函數(shù)算法在相鄰跳變頻率之間通過數(shù)據(jù)序列建立了一定的相關(guān)性，亦即相鄰頻率的相關(guān)性攜帶了待發(fā)送的數(shù)據(jù)信息，Dn可取1～4bits。

例如，當(dāng)傳輸?shù)臄?shù)據(jù)信息Dn取2bits時(shí)，對(duì)Dn編碼見表1。

設(shè)每跳傳輸2bits，跳頻頻點(diǎn)數(shù)為N=64時(shí)，將頻率集K分成4個(gè)子集，每個(gè)子集包含16個(gè)頻點(diǎn)，分別為K1：0～15;K2：16～31;K3：32～47;K4：48～63。m序列控制跳頻序列在不同的子集上跳變，控制關(guān)系如表2所示。

m序列的兩位控制數(shù)可以表示為m2m1，則整個(gè)頻率集肚的跳變規(guī)律描述如下：設(shè)傳輸?shù)臄?shù)據(jù)經(jīng)編碼后為D2D1，當(dāng)前頻點(diǎn)為q，則下一跳頻點(diǎn)q’為：

在滿足表2控制關(guān)系的基礎(chǔ)上，如果第刀跳與第n-2跳