Verilog HDL實(shí)用教程 課件 ch11有限狀態(tài)機(jī)設(shè)計(jì)

有限狀態(tài)設(shè)計(jì)第十一章VerilogHDL實(shí)用教程普通高等教育EDA技術(shù)教材01有限狀態(tài)機(jī)簡(jiǎn)介有限狀態(tài)機(jī)簡(jiǎn)介有限狀態(tài)機(jī)簡(jiǎn)介02有限狀態(tài)機(jī)的verilogHDL描述有限狀態(tài)機(jī)的verilogHDL描述三段式狀態(tài)機(jī)描述1對(duì)于兩段式描述，相當(dāng)于一個(gè)過(guò)程是由時(shí)鐘信號(hào)觸發(fā)的時(shí)序過(guò)程(一般用case語(yǔ)句檢查狀態(tài)機(jī)的當(dāng)前狀態(tài)，然后用if語(yǔ)句決定下一狀態(tài));另一個(gè)過(guò)程是組合過(guò)程，在組合過(guò)程中根據(jù)當(dāng)前狀態(tài)給輸出信號(hào)賦值。對(duì)于摩爾型狀態(tài)機(jī)，其輸出只與當(dāng)前狀態(tài)有關(guān)，因此只需用case語(yǔ)句描述即可;對(duì)于米里型狀態(tài)機(jī)，其輸出與當(dāng)前狀態(tài)和當(dāng)前輸入都有關(guān)，故可以用case、if語(yǔ)句組合進(jìn)行描述。雙過(guò)程的描述方式結(jié)構(gòu)清晰，并且把時(shí)序邏輯和組合邏輯分開(kāi)描述，便于修改。在單過(guò)程描述方式中，將有限狀態(tài)機(jī)的現(xiàn)態(tài)、次態(tài)和輸出邏輯(CS+NS+OL)放在同一個(gè)過(guò)程中描述，這樣做帶來(lái)的好處是相當(dāng)于用時(shí)鐘信號(hào)來(lái)同步輸出信號(hào)，可以解決輸出邏輯信號(hào)出現(xiàn)毛刺的問(wèn)題，適用于將輸出信號(hào)作為控制邏輯的場(chǎng)合，有效避免了輸出信號(hào)帶有毛刺從而產(chǎn)生錯(cuò)誤的控制邏輯的問(wèn)題。有限狀態(tài)機(jī)的verilogHDL描述三段式狀態(tài)機(jī)描述1有限狀態(tài)機(jī)的verilogHDL描述三段式狀態(tài)機(jī)描述1有限狀態(tài)機(jī)的verilogHDL描述兩段式狀態(tài)機(jī)描述2有限狀態(tài)機(jī)的verilogHDL描述兩段式狀態(tài)機(jī)描述2有限狀態(tài)機(jī)的verilogHDL描述單段式描述3有限狀態(tài)機(jī)的verilogHDL描述單段式描述3有限狀態(tài)機(jī)的verilogHDL描述單段式描述303狀態(tài)的編碼狀態(tài)的編碼常用的編碼方式1狀態(tài)的編碼常用的編碼方式1狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼狀態(tài)編碼的定義2狀態(tài)的編碼用屬性指定狀態(tài)編碼方式3狀態(tài)的編碼用屬性指定狀態(tài)編碼方式3狀態(tài)的編碼多余狀態(tài)的處理4在狀態(tài)機(jī)設(shè)計(jì)中，通常會(huì)出現(xiàn)多余狀態(tài)，尤其是一位熱碼編碼，會(huì)有很多多余狀態(tài)的出現(xiàn)，或稱(chēng)為無(wú)效狀態(tài)、非法狀態(tài)等。有如下兩種處理多余狀態(tài)的方法。在case語(yǔ)句中，用default分支決定一旦進(jìn)入無(wú)效狀態(tài)所采取的措施。編寫(xiě)必要的VerilogHDL源代碼，以明確定義進(jìn)入無(wú)效狀態(tài)所采取的行為。需要注意的是，并非所有綜合軟件都能按照default語(yǔ)句指示，綜合出有效避免無(wú)效死循環(huán)的電路，所以這種方法的有效性視所用綜合軟件的性能而定。04用有限狀態(tài)機(jī)設(shè)計(jì)除法器用有限狀態(tài)機(jī)設(shè)計(jì)除法器用有限狀態(tài)機(jī)設(shè)計(jì)除法器用有限狀態(tài)機(jī)設(shè)計(jì)除法器05用有限狀態(tài)機(jī)控制流水燈用有限狀態(tài)機(jī)控制流水燈用有限狀態(tài)機(jī)控制流水燈06用狀態(tài)機(jī)控制字符液晶用狀態(tài)機(jī)控制字符液晶用狀態(tài)機(jī)控制字符液