DDFS的原理及DDFS的FPGA實(shí)現(xiàn)

DDFS的原理及DDFS的FPGA實(shí)現(xiàn)在電子信息領(lǐng)域，函數(shù)發(fā)生器(信號(hào)源)是通用的設(shè)備。近年來(lái)電子信息技能的飛速發(fā)展，使得各領(lǐng)域?qū)π盘?hào)源的要求在不斷提高。不但要求其頻率穩(wěn)定度和精確度高，要求頻率改動(dòng)的方便性，而且還要求可以產(chǎn)生任意波形，輸出不同幅度的信號(hào)等。而實(shí)現(xiàn)頻率合成要領(lǐng)有許多種，但基本上可以歸納為直接頻率合成和間接頻率合成兩大類要領(lǐng)。采用傳統(tǒng)的頻率合成技能要實(shí)現(xiàn)上述要求，幾乎是不可能的。DDFS技能是自21世紀(jì)70年代出現(xiàn)的一種新型的直接頻率合成技能。DDFS技能是在信號(hào)的采樣定理的基礎(chǔ)上提出來(lái)的，從“相位”的概念出發(fā)，執(zhí)行頻率合成，不但可運(yùn)用晶體振蕩的高頻率穩(wěn)定度、高精確度，且頻率改動(dòng)方便，轉(zhuǎn)換速度快，便于產(chǎn)生任意波形等，因此，DDFS技能是目前高精密度信號(hào)源的核心技能。目前已有專用的DDFS芯片，如美國(guó)AD公司的AD9850等可用于DDS信號(hào)源的開發(fā)，但其成本較高。1DDFS原理DDFS的原理：將對(duì)正弦等各種信號(hào)的采樣量化數(shù)據(jù)存入ROM存儲(chǔ)器中，在時(shí)鐘的控制下，依次或隔一定步進(jìn)讀取ROM中的數(shù)據(jù)，再通過(guò)D／A轉(zhuǎn)換芯片及后級(jí)的低通濾波器來(lái)實(shí)現(xiàn)頻率合成的一種要領(lǐng)。其原理框圖如圖1所示。其主要的組成部分包括：相位累加器(也可理解為ROM存儲(chǔ)單元的讀地址發(fā)生單元)、正弦信號(hào)采樣量化數(shù)據(jù)存儲(chǔ)ROM表、D／A轉(zhuǎn)換及低通濾波器。

DDFS參數(shù)計(jì)算：DDFS的主要參數(shù)包括正弦信號(hào)的采樣點(diǎn)數(shù)，最高輸出頻率fomax，最低輸出頻率fomax及頻率分辨率△fo等。根據(jù)DDFS原理可知，在時(shí)鐘控制下將所有ROM存儲(chǔ)數(shù)據(jù)依次讀出，則輸出的信號(hào)周期最長(zhǎng)Tomax=NTc，即輸出頻率最低為fomax；只讀出兩個(gè)點(diǎn)(∏／2和3∏／2)的采樣數(shù)據(jù)，則輸出的信號(hào)周期最短Tomin=2Tc，即輸出頻率最高為fomax。其中Tc為時(shí)鐘周期。相應(yīng)計(jì)算如下。

(1)輸出信號(hào)頻率通式：fo=Sfc／2n，其中2n為采樣點(diǎn)個(gè)數(shù)N，故可知n為采樣后ROM的地址位數(shù)；其中S為步進(jìn)長(zhǎng)度，即每S個(gè)地址取一個(gè)采樣點(diǎn)；

(2)輸出最低頻率

(3)輸出最高頻率查看原圖（大圖）雖然根據(jù)奈奎斯特采樣定理，一個(gè)周期采樣兩個(gè)點(diǎn)即可保證信號(hào)的頻譜信息不丟失，但為了輸出信號(hào)濾波后失真較小，一個(gè)周期至少采樣8個(gè)點(diǎn)；故可知S的取值范圍應(yīng)該為1～2n-3；

(4)頻率分辨率△fo：△fo=fc／2n，與最低頻率一致。2DDFS的FPGA實(shí)現(xiàn)的參數(shù)計(jì)算本設(shè)計(jì)充分運(yùn)用CycloneII系列FPGA芯片EP2C35的片上資源來(lái)實(shí)現(xiàn)一個(gè)基于DDFS的正弦信號(hào)源。由于此芯片的片上可用ROM單元為483，840位二進(jìn)制，因此，片上ROM資源只能夠存儲(chǔ)215(32768)個(gè)8位二進(jìn)制采樣點(diǎn)的數(shù)據(jù)。(1)ROM資源優(yōu)化：由于是正弦信號(hào)，因此只要采樣其(0，n／2)區(qū)間上的函數(shù)值，即可根據(jù)其周期性及對(duì)稱性，求出其他區(qū)間上的相應(yīng)的函數(shù)值。故，雖然片上資源只能存儲(chǔ)215(32768)個(gè)8位二進(jìn)制數(shù)據(jù)，但運(yùn)用正弦信號(hào)的對(duì)稱性，可實(shí)現(xiàn)217點(diǎn)采樣。由于正弦信號(hào)在(n～2n)間為負(fù)值，因此輸出函數(shù)值時(shí)，須要執(zhí)行補(bǔ)碼轉(zhuǎn)換；(2)地址位長(zhǎng)度：ROM的尋址地址為15位二進(jìn)制數(shù)；(3)步進(jìn)位長(zhǎng)度：步進(jìn)最大應(yīng)為217／23=214，即步進(jìn)為14位的二進(jìn)制數(shù)；(4)相位控制字：相位是指讀取數(shù)據(jù)時(shí)，應(yīng)該屬于(0，2n)上的哪個(gè)區(qū)間，由于共有4個(gè)不同的區(qū)間。故可采用2位的二進(jìn)制數(shù)來(lái)標(biāo)識(shí)；不同的相位區(qū)間，決定著地址的讀取方向及輸出函數(shù)值能無(wú)法取補(bǔ)碼運(yùn)算；(5)任意波形的產(chǎn)生：要產(chǎn)生任意波形，可運(yùn)用任意波形如矩形脈沖、三角波、鋸齒波等的傅利葉級(jí)數(shù)分解表達(dá)式，取其前有限次(如10次)諧波執(zhí)行求和并存入指定的RAM單元，再依次讀出數(shù)據(jù)，即可產(chǎn)生任意的信號(hào)。也可以將相應(yīng)波形的數(shù)據(jù)執(zhí)行采樣，存入ROM中，按一定步進(jìn)執(zhí)行讀取。通過(guò)以上剖析，在充分運(yùn)用片上存儲(chǔ)單元，不擴(kuò)展外部存儲(chǔ)器，地址時(shí)鐘為10MHz的基礎(chǔ)上，可得頻率分辨率為△f=78Hz，輸出信號(hào)最高頻率(一個(gè)周期最少采樣8個(gè)點(diǎn))為fomax=fc／8=1．25MHz；輸出信號(hào)最低頻率為fomin=Sfc／2ns=1=fc／217=78Hz。若采樣點(diǎn)達(dá)到232個(gè)及以上，頻率分辨率可以做到0．015Hz，達(dá)到mHz量級(jí)?？梢娺\(yùn)用CycloneII系列芯片設(shè)計(jì)出性能優(yōu)良的信號(hào)源。3

DDFS的FPGA實(shí)現(xiàn)根據(jù)DDFS的原理，其FPGA設(shè)計(jì)原理如圖2所示。其中控制單元由有限狀態(tài)機(jī)構(gòu)成。雖然整個(gè)系統(tǒng)的控制不一定須要運(yùn)用有限狀態(tài)機(jī)，但由于運(yùn)用的FPGA芯片不支撐異步的ROM，即從地址鎖存進(jìn)入ROM單元，到數(shù)據(jù)從ROM中讀出有至少一個(gè)時(shí)鐘周期以上的延時(shí)。因此采用狀態(tài)機(jī)來(lái)執(zhí)行控制，可以達(dá)到較好的輸出與時(shí)鐘同步?？刂屏鞒虨椋簳r(shí)鐘信號(hào)進(jìn)入控制單元，由它產(chǎn)生地址發(fā)生單元的輸入時(shí)鐘adrclk，地址發(fā)生單元在時(shí)鐘adrclk的驅(qū)動(dòng)下，結(jié)合輸入的步進(jìn)信號(hào)Step，產(chǎn)生地址及此地址所對(duì)應(yīng)的象限Phase，此地址產(chǎn)生后立即輸入到ROM單元中，過(guò)兩個(gè)時(shí)鐘周期后，控制單元從ROM存儲(chǔ)單元中讀出輸入地址對(duì)應(yīng)的數(shù)據(jù)，并在時(shí)鐘的控制下，將前面