如何評(píng)估多個(gè)競(jìng)爭(zhēng)的IP內(nèi)核的特性并進(jìn)行選擇

如何評(píng)估多個(gè)競(jìng)爭(zhēng)的IP內(nèi)核的特性，并進(jìn)行選擇今天，系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)師在產(chǎn)品開(kāi)發(fā)中面臨的最重要的問(wèn)題之一就是如何選擇一個(gè)知識(shí)產(chǎn)權(quán)（IP）內(nèi)核。它能夠影響產(chǎn)品的性能和質(zhì)量，以及上市時(shí)間和盈利能力。然而SoC設(shè)計(jì)師在選擇一個(gè)內(nèi)核的時(shí)候面臨著諸多挑戰(zhàn)。他們需要仔細(xì)考慮以決定哪種內(nèi)核對(duì)特定的SoC最合適。他們必須決定內(nèi)核的類(lèi)型（軟內(nèi)核或是硬內(nèi)核）、可交付成果的質(zhì)量、可靠性和IP提供商的承諾等等。本文將就以上每個(gè)環(huán)節(jié)進(jìn)行討論，并為如何最好地評(píng)估多個(gè)競(jìng)爭(zhēng)的IP內(nèi)核的特性提供一個(gè)指導(dǎo)。引言芯片生產(chǎn)技術(shù)的持續(xù)進(jìn)步已經(jīng)使得今天設(shè)計(jì)工程師擁有了大量的芯片資源。但不幸的是，設(shè)計(jì)團(tuán)隊(duì)設(shè)計(jì)電路的能力沒(méi)有跟上發(fā)展的步伐。這種不平衡催生了IP內(nèi)核產(chǎn)業(yè)。IP內(nèi)核可使設(shè)計(jì)團(tuán)隊(duì)通過(guò)整合預(yù)制的模塊快速創(chuàng)建大量的系統(tǒng)級(jí)芯片（SoCs）設(shè)計(jì)，而這些模塊不需要任何設(shè)計(jì)或驗(yàn)證工作。然而，這一新的設(shè)計(jì)模式也伴隨著一些嚴(yán)峻的挑戰(zhàn)。根據(jù)內(nèi)核的不同，它們能夠被最小化或者被惡化。首先，IP內(nèi)核可以以?xún)煞N形式提供給客戶(hù)：軟內(nèi)核和硬內(nèi)核。兩種內(nèi)核的提供方式都可以使客戶(hù)獲得在功能方面經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)。軟內(nèi)核，也被稱(chēng)為可合成內(nèi)核，需要由客戶(hù)集成在其SoC上實(shí)現(xiàn)。另一方面，硬內(nèi)核可以完全實(shí)現(xiàn)和直接投入生產(chǎn)。（從技術(shù)上說(shuō)，一種設(shè)計(jì)只有生產(chǎn)后才能實(shí)現(xiàn)。但是在此情況下，實(shí)現(xiàn)的意思是指安排布局并可直接投入生產(chǎn)）。SoC團(tuán)隊(duì)只需將硬內(nèi)核像一個(gè)單片集成電路片那樣置入芯片即可。軟內(nèi)核和硬內(nèi)核具有不同的問(wèn)題和好處，下面將逐一詳細(xì)介紹。IP內(nèi)核啟動(dòng)了SoC設(shè)計(jì)工作中一個(gè)關(guān)鍵部分。利用驗(yàn)證的設(shè)計(jì)，設(shè)計(jì)團(tuán)隊(duì)能夠以更少的時(shí)間、使用更少的設(shè)計(jì)及電子設(shè)計(jì)自動(dòng)化（EDA）資源完成其芯片設(shè)計(jì)。然而，將內(nèi)核整合到一個(gè)芯片上需要很多步驟。這個(gè)過(guò)程是否能夠很容易地完成，主要取決于提供的交付成果。這篇文章詳細(xì)介紹了一些能夠非常容易地將內(nèi)核集成到SoC設(shè)計(jì)過(guò)程的所有步驟的附屬交付成果。最后，還需要考慮IP供應(yīng)商。IP產(chǎn)業(yè)剛剛起步，存在許多低質(zhì)量甚至一些有缺陷的產(chǎn)品，而且它們還沒(méi)有被限制開(kāi)發(fā)?？蛻?hù)不僅必須對(duì)IP內(nèi)核進(jìn)行評(píng)估，而且還要評(píng)估IP提供商。軟內(nèi)核與硬內(nèi)核的對(duì)比我們來(lái)分析一下兩者的優(yōu)勢(shì)與不足：性能由于軟內(nèi)核不用執(zhí)行，因此它在功能和實(shí)現(xiàn)方面比硬內(nèi)核更加靈活。另一方面，硬內(nèi)核開(kāi)發(fā)者能夠花更多的時(shí)間來(lái)優(yōu)化它們的實(shí)現(xiàn)，因?yàn)樗鼈兡軌蛟诤芏嘣O(shè)計(jì)中使用。因此，這使人們覺(jué)得硬內(nèi)核能夠提供更高的性能。事實(shí)上，為那些最先進(jìn)工藝設(shè)計(jì)的高端、全定制硬內(nèi)核確實(shí)能夠提供比軟內(nèi)核更好的性能表現(xiàn)。通過(guò)使用鎖存、動(dòng)態(tài)邏輯、三態(tài)信號(hào)、定制存儲(chǔ)器等，全定制設(shè)計(jì)組能夠獲得比完全靜態(tài)合成的設(shè)計(jì)更好的結(jié)果。對(duì)于需要達(dá)到現(xiàn)有工藝和設(shè)計(jì)技術(shù)極限性能的SoC來(lái)說(shuō)，全定制硬內(nèi)核能夠更好地的滿(mǎn)足這些要求。然而，如果性能目標(biāo)只是在一個(gè)軟內(nèi)核范圍內(nèi)，那么硬內(nèi)核潛在性能優(yōu)勢(shì)就無(wú)關(guān)緊要了。SoC設(shè)計(jì)團(tuán)隊(duì)能夠使用軟內(nèi)核滿(mǎn)足性能要求，并利用其內(nèi)在靈活性的優(yōu)勢(shì)。（隨著工藝技術(shù)的進(jìn)步，軟內(nèi)核的最高頻率限制也在提高，使它們成為了更多SoC設(shè)計(jì)師的選擇。）在較低時(shí)鐘頻率下，硬內(nèi)核或許可以提供芯片尺寸方面的優(yōu)勢(shì)。但是情況往往并不是這樣。硬內(nèi)核經(jīng)常簡(jiǎn)單地使用ASIC的方法進(jìn)行固化，使之不能提供速度上的優(yōu)勢(shì)。在其他情況下，全定制內(nèi)核不能根據(jù)每一代工藝進(jìn)行重新優(yōu)化，所以減小了頻率和尺寸上的優(yōu)勢(shì)。技術(shù)獨(dú)立和簡(jiǎn)化軟內(nèi)核的優(yōu)勢(shì)之一是采用獨(dú)立的技術(shù)。這就是說(shuō)，高水平的Verilog或VHDL不需要使用一種特定的工藝技術(shù)或標(biāo)準(zhǔn)的單元程序庫(kù)。這意味著同一個(gè)IP內(nèi)核能夠應(yīng)用到多種設(shè)計(jì)，或現(xiàn)有設(shè)計(jì)的下一代產(chǎn)品中。（一些軟內(nèi)核提供商利用使客戶(hù)依賴(lài)其內(nèi)核技術(shù)的設(shè)計(jì)方式，但是這種方式的好處并不明顯。）另一方面，硬內(nèi)核是非常特殊的技術(shù)。事實(shí)上，如果代工廠改變其工藝參數(shù)或庫(kù)函數(shù)，隨著工藝的改變硬內(nèi)核可能無(wú)法正常工作。這就產(chǎn)生了一個(gè)風(fēng)險(xiǎn)，因?yàn)樵诠に噮?shù)改變時(shí)，IP提供商需要重新對(duì)硬內(nèi)核進(jìn)行驗(yàn)證。硬內(nèi)核能夠采用新的工藝技術(shù)，但是重新優(yōu)化全定制內(nèi)核的工作既費(fèi)事又昂貴。而對(duì)于一些先進(jìn)的微處理器內(nèi)核，這可能要花兩年或更長(zhǎng)的時(shí)間。因此，硬內(nèi)核經(jīng)常根據(jù)新的工藝進(jìn)行光學(xué)調(diào)整。雖然這一方式既簡(jiǎn)單又快速，但是它減少了由設(shè)計(jì)團(tuán)隊(duì)為現(xiàn)有工藝定制優(yōu)化的許多優(yōu)勢(shì)。不僅如此，光學(xué)調(diào)整同時(shí)帶來(lái)了另一個(gè)風(fēng)險(xiǎn)，因?yàn)樗荒鼙ＷC新的設(shè)計(jì)滿(mǎn)足設(shè)計(jì)規(guī)則，而不能保證準(zhǔn)確的時(shí)序或功能。因?yàn)楣鈱W(xué)調(diào)整是一條設(shè)計(jì)捷徑，全面重新驗(yàn)證經(jīng)過(guò)光學(xué)調(diào)整的IP內(nèi)核是非常困難的。速度/尺寸/功率優(yōu)化硬內(nèi)核的IP提供商執(zhí)行硬內(nèi)核時(shí)先要進(jìn)行一次優(yōu)化。因?yàn)閮?nèi)核只被優(yōu)化一次，IP提供商能夠承擔(dān)主要的資源成本。因而對(duì)于一種技術(shù)來(lái)說(shuō)，硬內(nèi)核經(jīng)常比可比較的軟內(nèi)核運(yùn)行的速度更快。但是即使在這種技術(shù)中，硬內(nèi)核僅僅是針對(duì)一組目標(biāo)而優(yōu)化的。如果目標(biāo)是在合理的性能上使芯片尺寸更小，那么，對(duì)于這種應(yīng)用來(lái)說(shuō)，為高度可調(diào)性能而優(yōu)化的硬內(nèi)核就可能太大了。另一方面，軟內(nèi)核能夠被應(yīng)用優(yōu)化。為適合特定的嵌入式SoC設(shè)計(jì)，時(shí)序、尺寸和功率目標(biāo)可能需要進(jìn)行調(diào)整。例如：如果SoC使用200MHz時(shí)鐘，那么設(shè)計(jì)運(yùn)行在250MHz的軟IP內(nèi)核可能需要改為準(zhǔn)確地運(yùn)行在200MHz上。這可在得到更小尺寸和更低功率的同時(shí)滿(mǎn)足設(shè)計(jì)要求。這種應(yīng)用優(yōu)化同時(shí)適用于低層IO時(shí)序。軟內(nèi)核的IO限制可以進(jìn)行調(diào)整，以準(zhǔn)確配合內(nèi)核的使用環(huán)境。如果硬內(nèi)核有延遲輸出信號(hào)，SoC設(shè)計(jì)師幾乎無(wú)法改善時(shí)序。如果SoC的速度、尺寸和功率目標(biāo)與硬內(nèi)核的目標(biāo)相符，那么硬內(nèi)核將極具競(jìng)爭(zhēng)力。但對(duì)于大多數(shù)設(shè)計(jì)師來(lái)說(shuō)，軟內(nèi)核在特定的SoC優(yōu)化方面更具優(yōu)勢(shì)。用戶(hù)定制能力軟內(nèi)核相對(duì)硬內(nèi)核還具有另外一個(gè)優(yōu)勢(shì)：編譯時(shí)間用戶(hù)定制化。這些是執(zhí)行之前的設(shè)計(jì)選擇。高速緩沖存儲(chǔ)器的內(nèi)存大小就是一種常見(jiàn)的編譯時(shí)間用戶(hù)定制化。軟內(nèi)核處理器能夠精確地根據(jù)特殊嵌入式應(yīng)用所需的高速緩沖存儲(chǔ)器的大小進(jìn)行配置。而硬內(nèi)核在這方面就不能定制化。另一種在許多軟內(nèi)核中應(yīng)用的定制化是指令專(zhuān)用，或選擇性支持某種特殊指令。例如，一些系統(tǒng)可能需要對(duì)擴(kuò)展協(xié)處理器的支持。然而，在一些不使用這些特性的系統(tǒng)中，軟內(nèi)核中多余的硬件可以去掉，以節(jié)省空間和功率。軟內(nèi)核也可以包括執(zhí)行配置參數(shù)。它們是一種特殊的編譯時(shí)間用戶(hù)定制化，可幫助軟內(nèi)核更好地配合SoC團(tuán)隊(duì)使用的設(shè)計(jì)方式。例如，微處理器內(nèi)核經(jīng)常通過(guò)使用門(mén)控時(shí)鐘電路實(shí)現(xiàn)。然而，這種時(shí)鐘不能與某些時(shí)鐘路由工具很好配合。如果處理器內(nèi)核可提供一種將所有門(mén)控時(shí)鐘變?yōu)橄嗟鹊闹貜?fù)多工器的編譯時(shí)間設(shè)置，將使SoC團(tuán)隊(duì)的實(shí)現(xiàn)更為容易。整合的便利除非內(nèi)部設(shè)計(jì)組已經(jīng)實(shí)現(xiàn)了硬內(nèi)核，軟內(nèi)核能夠更容易集成到SoC設(shè)計(jì)團(tuán)隊(duì)使用的流程中。其原因是SoC設(shè)計(jì)團(tuán)隊(duì)將在他們認(rèn)可的IP內(nèi)核周?chē)砑覴TL模塊。這些內(nèi)核看上去就像其他SoC模塊，并可像它們一樣地實(shí)現(xiàn)。另一方面，硬內(nèi)核看上去更像一個(gè)黑匣子隨機(jī)存儲(chǔ)器，特別是在它通過(guò)全定制技術(shù)實(shí)現(xiàn)時(shí)。這意味著硬內(nèi)核提供商將需要為該內(nèi)核提供更多的黑匣子模型，使SoC設(shè)計(jì)師能夠在其周?chē)O(shè)計(jì)其模塊。這本身就比使用軟內(nèi)核更困難。例如，全定制硬內(nèi)核也許沒(méi)有門(mén)級(jí)排線(xiàn)表。這是因?yàn)樵撛O(shè)計(jì)已經(jīng)在晶體管層完成，而沒(méi)有使用邏輯門(mén)。但是設(shè)計(jì)團(tuán)隊(duì)可能需要通過(guò)逆向注解時(shí)序運(yùn)行門(mén)級(jí)功能仿真。因?yàn)槿鄙匍T(mén)級(jí)排線(xiàn)表，這將非常難以實(shí)現(xiàn)。附屬材料一個(gè)有競(jìng)爭(zhēng)力的軟IP內(nèi)核不只是一個(gè)Verilog或VHDL源文件的集合。出于同樣原因，一個(gè)好的硬內(nèi)核也不只是一個(gè)設(shè)計(jì)圖數(shù)據(jù)庫(kù)。今天的IP內(nèi)核包含一套交付成果，它們?cè)试SSoC設(shè)計(jì)團(tuán)隊(duì)將IP內(nèi)核整合到他們的設(shè)計(jì)中。這些附屬交付成果的目的是盡可能容易地將IP內(nèi)核整合到設(shè)計(jì)流程的各個(gè)環(huán)節(jié)。圖1顯示了采用不同IP內(nèi)核的SoC開(kāi)發(fā)活動(dòng)。這部分討論了一些對(duì)軟內(nèi)核和硬內(nèi)核都必需的交付成果。文件清晰和簡(jiǎn)練的文件是大多數(shù)技術(shù)產(chǎn)品的先決條件。然而，需要參考IP內(nèi)核文件的人的差異非常大，這對(duì)于IP內(nèi)核技術(shù)文件具有非常大的