Verilog硬件描述語(yǔ)言實(shí)驗(yàn)報(bào)告

硬件描述語(yǔ)言實(shí)驗(yàn)報(bào)告班級(jí)：2016133斑學(xué)號(hào)：202613354姓名：齊方--#-/25|jRQ蟲(chóng)?！辍闕t5Tk-MZctSeALTERASU^TCR￡C?TK)N?OWAbtdi?|jRQ蟲(chóng)兀￡￡It5Tk-MZctSeALTERASU^TCR￡C?TK)N?OWAbtdi?3Cc^UfimUMAilW>..TcokL^cmIDxkrs, M?^i|]Sb“P3O“0■口―*>：.5.g?XTHMl7bL^>equal)Dd~~>5QUal，、關(guān)卑；g|[0空jPlg|j型??*|8廠而7勺(110於窗.[加賓0|]vjjti<e||*^?^[|II1ibibjRTL仿真波形無(wú)延遲，Gatelevel仿真波形有延遲RTL級(jí)仿真電路圖綜合后布局布線仿真電路圖equal-0六、思考1?課本練習(xí)一的測(cè)試方法二中，第二個(gè)initial塊有什么用？它與第一個(gè)initial塊有什么關(guān)系？答：測(cè)試方法二中的第二個(gè)initial用來(lái)暫停仿真以便觀察仿真波形，與第一個(gè)initial是并行關(guān)系。如果在第二個(gè)initial塊中，沒(méi)有寫(xiě)出#10000或者$stop,仿真會(huì)如何進(jìn)行?答：如果沒(méi)有寫(xiě)#10000,仿真會(huì)直接停止，沒(méi)有$stop,仿真不會(huì)結(jié)束。比較兩種測(cè)試方法，哪一種更全面？答：第二種測(cè)試方法更全面，測(cè)試了更多種的變換的情況。若timescale為lns/lns,always#20clock="clock;說(shuō)明clock的頻率是多少？答：clock的頻率是10的七次方H乙實(shí)驗(yàn)二簡(jiǎn)單分頻時(shí)序邏輯電路的設(shè)計(jì)實(shí)驗(yàn)?zāi)康恼莆諚l件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用；掌握verilog語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用;3?學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。二、實(shí)驗(yàn)內(nèi)容top/mO/clktop/m0/resettop/m0/clk_out01?使用always塊和?(posedge(?110或@(negedgeelk)的結(jié)構(gòu)來(lái)表述時(shí)序邏輯,設(shè)計(jì)top/mO/clktop/m0/resettop/m0/clk_out0Ifns100ns200ns300ns400ns2?對(duì)模塊進(jìn)行仿真。Modelsim-Altera,仿真進(jìn)行兩種:RTL仿真,和Gatelevel仿真，分別觀察波形，找出不同。三、實(shí)驗(yàn)步驟建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試。2?編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真。得到波形圖。3記錄仿真波形并完成實(shí)驗(yàn)報(bào)告。4.QuartusII環(huán)境下綜合得到RTL級(jí)電路圖，截圖加入實(shí)驗(yàn)報(bào)告。四、實(shí)驗(yàn)代碼模塊代碼modulec2(reset,clk」n,clk_out);inputclkJnjeset;outputclk_out;regclk_out;always@(posedgeclk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule測(cè)試代碼'timescale1ns/1ps'defineclk_cycle50modulec2_vlg_tst();regclkjn;regreset;wireclk_out;c2il(clkjnfclkjn),clk_out(clk_out),reset(reset));always#'clk_cycleclk_in=~clk_in;initialbeginclkJn=0;reset=l;#10reset=0;#110reset=l;#100000$stop;endendmodule五、綜合仿真RTL仿真MMod?K?v4XTUU(TAkTCR(ClTlQNtOldRWIdt tinaUe* W“?TeoMl^cuiftooUrsc H?M|| $細(xì)?衛(wèi)p|O?H?？趞|b蘭IB匱|]歲f|S>「」8yj|61fi>SI蘆?I”110|l(*，I套?盒II■W|ES▼. 「?「，:?：|~I廠 (Vgi\u」.￡￡i*『?型狀致(j叵■■旦I￡JGatelevel仿貞"]?2代 |0為 |?收$丫|匚《?|?回*.kMojtfAt#曲5W4DMMcdctSeAlTWASTARTEf;€C?T?ON9，dKUIdtVUmCot^U AddW>.?T??liU^AuiOMkr^k?WMrH■丫jGtoKEb仞心二一勺|円?弘召電?叫rr:7-廠3” (\$-1：匯a上丄也bII>-^￡->加6I~■/*?*： 0.灶!1M?fin%t#■-tf3^ietUUH?J氣；At2*f.t?tRTL仿真波形無(wú)延遲，Gatelevel仿真波形有延遲RTL級(jí)電路圖綜合后布局布線仿真電路圖六、思考題1.如果沒(méi)有reset信號(hào)，能否控制2分頻clk.out信號(hào)的相位？答：如果沒(méi)有reset信號(hào)，則無(wú)法控制2分頻clk.out信號(hào)的相位。實(shí)驗(yàn)三利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路一、實(shí)驗(yàn)?zāi)康恼莆諚l件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用；掌握最基本時(shí)序電路的實(shí)現(xiàn)方法；學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器；4?學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。二、實(shí)驗(yàn)內(nèi)容1?復(fù)習(xí)課本，熟悉條件語(yǔ)句的使用方式；建立工程并編寫(xiě)源代碼；綜合并布局布線仿真并分析always語(yǔ)句在時(shí)序邏輯中的作用;4?學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和仿真。實(shí)驗(yàn)步驟建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊,要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試；編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真；四、實(shí)驗(yàn)代碼模塊代碼modulec3(RESETzF10M/F500K);inputF1OM,RESET;outputF500K;regF500K;reg[7:0]j;always@(posedgeF10M)if(!RESET)beginF5OOK<=O;j<=0；endelsebeginif(j==19)beginj<=0；F5OOK<=許500K;endelsej<=j+l;endendmodule測(cè)試代碼'timescale1ns/100ps'defineclk_cycle50modulec3_vlg_tst();

regF10M;regRESET;wireF500K;c3il(.FIOM(FIOM),.F5OOK(F5OOK),.RESET(RESET))；initialbegin$display(z/Runningtestbench");endalwaysclk_cycle F10M二'F10M;initialbeginRESET二1;F10M=0;#100RESETS;#100RESETS;#10000$stop;endc3c3(.RESET(RESET),.FIOM(FIOM)FoOOK(FoOOK));endmodule五、綜合仿真RTL仿真*MM AlTBWkSTWlieR€Dinwgyart&b AddW?&lod?La>o^BccknarinMrtdawM?p ▼ -i-1-:h-|rrrr&nra$羽b&&逹才麗》b|]■毎■每可|莊■.1■『Gatelevel仿頁(yè)."催比叫]o為購(gòu)屋|] 1囪I“oaiiaapgid_zi|]*?訕療萬(wàn)區(qū)而<a?>-o■mM<xws>nAtnwstwiwemncr*msfl?SdhiCmvConple*n"?*AddUKvmToehLayoul(odoMriaWWmrHWp|旦?OR二—I#?RTL仿真波形無(wú)延遲，Gatelevel仿真波形有延遲RTL級(jí)電路圖綜合后布局布線仿真電路圖六、思考題試?yán)?0MHz的時(shí)鐘，設(shè)計(jì)一個(gè)單周期形狀的周期波形。2?模塊代碼：modulesssfresetFlOM^SOOK);inputreset,F10M;outputF500K;regF500K;reg[7:0]j;always@(posedgeF10M)if(!reset)beginF500K<=0;j<=0；endelsebeginif(j==19)beginj<=0；F500K=~F500K;endelsej=j+l;endendmodule測(cè)試代碼:'timescale1ns/100ps'defineclk_cycle50modulesss_vlg_tst();regF10M;regreset;wireF500K;sssil{?F10M(F10M),.F500K(F500K),?reset(reset));initialbegin$display(,,Runningtestbench")；endalways#、clk_cycleF10M=^F10M;initialbeginreset=l;F10M=0;#100reset=O;#100reset=l;#49800$stop;

endssssss(?reset(resetb?F10M(F10M),?F500K(F500K));endmodule實(shí)驗(yàn)結(jié)果RTL仿真八」離qq範(fàn)交IT..■■|Z［八」離qq範(fàn)交IT..■■|Z［譏2WU：~1?2?皿S|?如《?［審，，■如MTS'X如*屜貯S*nAlT(fUSLMUERgpiriWWS_\蝕Cqnpk^ruafvAdd Toe^iLjqZBookEfk*'ATq"e?、m—■訓(xùn)?可廠廠廠面妙||iy聖羽聖1*|]￡占上3、CJ1離題已nI■■I創(chuàng)zwxorc'w離題已nI■■I創(chuàng)zwxorc'wi|C4**O*?X|>?^4—』?彳MMOWS^AITW$TW11E?EDiriOnWSIfl?￡gh Canpk AddW</<Tpd?Layo^Bodcmrici*^r<do?rKWpmom匕釦# JJ1Gatelevel仿頁(yè).M￡m令二必刃 “I7ox；hu“刃”Wt*tXft.tim|］■o?■甸［F"F*H而丑lliyql創(chuàng)妙■l］占占RTL仿真波形無(wú)延遲，GateIzel仿真波形有延遲實(shí)驗(yàn)四阻塞賦值與非阻塞賦值的區(qū)別一、 實(shí)驗(yàn)?zāi)康耐ㄟ^(guò)實(shí)驗(yàn)，掌握阻塞賦值與非阻塞賦值的概念與區(qū)別：了解非阻塞和阻塞賦值的不同使用場(chǎng)合：二、 實(shí)驗(yàn)內(nèi)容1?輸入書(shū)本上包含有阻塞和非阻塞賦值語(yǔ)句：編寫(xiě)測(cè)試模塊，在相同輸入信號(hào)的條件下，比較阻塞與非阻塞語(yǔ)句的輸出結(jié)果:對(duì)模塊進(jìn)行RTL級(jí)仿真、綜合后的布局布線仿真三、 實(shí)驗(yàn)步驟1?編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真；2.觀察綜合后生成的兩個(gè)電路結(jié)構(gòu)圖并觀察仿頁(yè)?波形圖。四、 實(shí)驗(yàn)代碼模塊源代碼：modulecc(clkabl,cl);output[3:0]blzcl;input[3:0]a;input elk;reg[3:0)61,01;always@(posedgeelk)beginbl=a;cl=bl;$dispiay("Blocking:a=%d/bl=%d/cl=%d.,,/a/bl,cl);endendmodulemodulecb(clk,a,b2,c2);output[3:0]b2zc2;input[3:0]a;inputelk;reg[3:0]b2zc2;always@(posedgeelk)beginb2<=a;c2<=b2;$display(”c4_l:a=%<tb2=%ctc2=%d?"ab2.c2);endendmodule測(cè)試模塊源代碼：'timescale1ns/100psmodulecc_vlg_tst();wire[3:0]bbcl,b2,c2;〃constantsreg[3:0]a;//generalpurposeregistersregelk;ccil(?a(a),.bl(bl),.Cl(cl),.clk(clk));cbi2(?a(a),?b2(b2),?c2(c2),.clk(clk));initialbegin$display("Runningtestbench")；endinitialbeginclk=O;forever#50clk=~clk;endinitialbegina=4*h3;$display(,,%h,,/14,bx0_1010);100a=4'h7;$display(,,%h,,/14,bx0_1010);100a=4'hf;$display(,,%h,,/14,bx0_1010);100a=4'ha;$display(,,%h,,/14,bx0_1010);100a=4'h2;$display(,,%hN44,bx0_1010);100$display(,,%h,,/14,bx0_1010);$stop;endcccc(clkab—endmodule五、綜合仿真2?RTL仿真MWdctSeSTAKTCR￡C?T<ON2.Gatelevel仿真▼4MM<xHS*nAinw$T?UREDiriW冷9iA?E^10?wCflnpib AddW?mIooIi ￡ockn?Hc?*Anda*KWpXORTL仿真波形和Gatelevel仿真波形一樣RTL級(jí)電路圖遐0]匚>clkl—>b1[3..0]-reg0c1I3..O]-regO綜合后布局布線仿真電路圖實(shí)驗(yàn)五用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路一、實(shí)驗(yàn)?zāi)康恼莆沼胊lways實(shí)現(xiàn)較大組合邏輯電路的方法；2?進(jìn)一步了解assign與always兩種組合電路實(shí)現(xiàn)方法的區(qū)別和注意點(diǎn);學(xué)習(xí)測(cè)試模塊中隨機(jī)數(shù)的產(chǎn)生和應(yīng)用；4?學(xué)習(xí)綜合不同層次的仿真，并比較結(jié)果。二、實(shí)驗(yàn)內(nèi)容1?指令譯碼電路：設(shè)計(jì)一個(gè)簡(jiǎn)單的指令譯碼電路，該電路通過(guò)對(duì)指令的判斷，對(duì)輸入數(shù)據(jù)執(zhí)行相應(yīng)的操作，包括加、減、與、或和求反，并且無(wú)論是指令作用的數(shù)據(jù)還是指令本身發(fā)生變化，都有要作出及時(shí)的反應(yīng)。2?寫(xiě)出測(cè)試模塊，對(duì)模塊的功能進(jìn)行測(cè)試；3?對(duì)模塊進(jìn)行RTL級(jí)仿真、綜合后布局布線仿真。實(shí)驗(yàn)步驟1?仔細(xì)閱讀課本，建立工程文件，編寫(xiě)模塊源碼和測(cè)試模塊，要求測(cè)試模塊能對(duì)源文件進(jìn)行比較全面的測(cè)試；2?編譯源碼和測(cè)試模塊，用測(cè)試模塊對(duì)源文件進(jìn)行測(cè)試，并綜合仿真；觀察綜合后生成的電路結(jié)構(gòu)圖并觀察仿真波形圖。實(shí)驗(yàn)代碼1.模塊代碼：'defineplus 3’dO'defineminus 3’dldefineband3’d2definebor3’d3defineunegate3’d4modulesy5(out,opcode,a,b);output[7:0]out;reg[7:0]out;input[2:OZopcode;input[7:0Za,b;always?(opcodeoraorb)begincase(opcode)plus:out二d+b;minus:out=a-b;'band:out=a&b;'bor:out=aib;unegate：out=^a;default:out二8’hx;endcaseendendmodule測(cè)試代碼：'timescale1ns/1nsinclude syo?vmodulesy5_vlg_tst():reg[7:0]a;reg[7:0]b;reg[2:0]opcode;wire[7:0]out;parametertimes=5;syoil(a(a),.b(b),opcode(opcode),out(out));initialbegin$display("Runningtestbench");endinitialbegina={$random}%256;b={$random}%256;opcode二3’hO;repeat(times)begin#100a={$random}%256;b={$random}%256;opcode=opcode+l;

end#100Sstop;endsy5sy51(out,opcode,a,b);endmodule五、綜合仿真RTL仿真?4°MMaHSinAinw$T?1ERgOiriWiEdl arifilt AddW?mTodiU^oU!Bodcnaric**AridoirMWp~zi|］(：弘0臥6|［療目反而凹羅||氏4謝刮11>||<g&&3弓—I 創(chuàng)”軒［冠44鋌W0rrju?i?『訂］"］|js?opq—iK屯■gadisKS：立|］o婦— 個(gè)糾］Gatelevel仿貞.X占I-? !■.離qq範(fàn)匕rI■■i11Cc*rrwv?/f>f**￡M 刃殆>!HGP3->4UUA?J1-SIIryqi劊妙不IT5inAtnwiSTAR1ERgoiricwgy狂Cao訪l? MdWwTod?L?youtBocfautiaW^idaw旦金-一MSV：RTL仿貞波形和Gatelevel仿真波形一樣RTL級(jí)仿真電路綜合后布局布線仿真電路思考運(yùn)用always塊設(shè)計(jì)一個(gè)8路數(shù)據(jù)選擇器，要求每路輸入數(shù)據(jù)與輸出數(shù)據(jù)均為4位2進(jìn)制數(shù)，當(dāng)選擇開(kāi)關(guān)或輸入數(shù)據(jù)發(fā)生變化時(shí)，輸出數(shù)據(jù)也發(fā)生變化。數(shù)據(jù)選擇器的功能是:根據(jù)選擇信號(hào)，決定哪路輸入信號(hào)送到輸出信號(hào)?輸出信號(hào)不僅與輸入信號(hào)有關(guān)，還與選擇信號(hào)有關(guān)，數(shù)據(jù)選擇器的VerilogHDL語(yǔ)言代碼如下：答：1?模塊代碼：modulef(s/out/i0,ilzi2,i3/i4/i5/i6/i7);input[3:0]i0」O2,i3」4,i5」6,i7;input[2:O]s;output[3:0]out;reg[3:0]out;always@{soriOorilori2ori3ori4ori5ori6ori7)begincase(s)3,bOOO:out=iO;3'b001:out=il;3'b010:out=i2;3,b011:out=i3;3,bl00:out=i4;3'bl01:out=i5;3'bll0:out=i6;3,blll:out=i7;default:out=8,hx;endcaseendendmodule測(cè)試代碼：'timescale1ps/1ps'include"f.v11modulef_vlg_tst();reg[3:0]uO;reg[3:0]ul;reg[3:0]u2;reg[3:0]u3;reg[3:0]u4;reg[3:0]u5;reg[3:0]u6;reg[3:0]u7;reg[2:0]s;wire[3:0]out;parameter