PCB設(shè)計(jì)的一點(diǎn)感想

PCB設(shè)計(jì)的一點(diǎn)感想作者：湯子坫

PCB設(shè)計(jì)是包含相當(dāng)多內(nèi)容，要設(shè)計(jì)出好的PCB是不容易的，尤其對復(fù)雜的、高速的、模擬高速混合、大電流大功率和小電流易感的模擬信號混合等等，其考慮的點(diǎn)要更多了。從PCB的布局開始到布線，都有很多設(shè)計(jì)規(guī)則，這些規(guī)則是經(jīng)過實(shí)踐驗(yàn)證或者理論仿真的。所以設(shè)計(jì)的時(shí)候要盡可能按照這樣去做，保證EMC或信號電源的完整性。以下是我的一些總結(jié)：1.布局：讓他們物以類聚，盡可能做到EMC

合理的布局是第一步(當(dāng)然，多數(shù)是在布線的時(shí)候也在調(diào)整布局)。將各種不同性質(zhì)的電路區(qū)分對待，如下：高速的如時(shí)鐘，切換頻率快產(chǎn)生較大的noise。如果有些小信號的模數(shù)靠近的話，就很有可能引入大的噪聲干擾，所以時(shí)鐘附近一般是禁止布線的區(qū)域。大電流的如POS機(jī)上的打印模塊，在原理設(shè)計(jì)的時(shí)候就要考慮到要給提供單獨(dú)的電源，在布局的時(shí)候要和磁卡等小信號的分開使得EMC更強(qiáng)。如果有些由于結(jié)構(gòu)或者原理的原因，是不能或者不很容易的分開對待的，這時(shí)候也要盡可能的用最小化干擾的措施。如要讓時(shí)鐘與易感信號垂直，可以減小EMI串?dāng)_。注意：上述所謂的布局分開，和布線的分開是密切相關(guān)的。如果只是元件的分開，布線還是相互交叉，沒有意義。其實(shí)，分開而治，要考慮其回流路徑。通常在具有電源/地層平面的PCB結(jié)構(gòu)中，會直接在信號線下方的平面上（電源或地）。該回流信號（電流）與原信號（電流）幅度相同、方向相反。如下多圖所示：圖1，回流路徑將很難提供好的回流路徑，會形成大的回流環(huán)，干擾大。圖2，有提供較合理的回流路徑。圖3，單片的，將模擬和數(shù)字較容易分開，回路地可以通過下面的分割點(diǎn)通過一個(gè)磁珠進(jìn)行相連，以盡可能保證參考平面等值，也為交叉的信號提供回流路徑。圖4，多片的，模擬數(shù)字用統(tǒng)一的地平面才合理。最好在信號上，模擬和和數(shù)字的不要有很多的交互。

2.布線：PI:地+電源的保證,SI:各個(gè)信號的合理完整性(1)地：一個(gè)PCB的設(shè)計(jì)地的考慮至關(guān)重要，它提供了信號的回流路徑?；亓髀窂绞茄刂畹偷淖杩棺钚〉沫h(huán)形回流的，如果沒有很好的回流路徑就會在地平面產(chǎn)生很多noise（如：過槽縫的回流路徑;如單雙面板的大環(huán)形回流產(chǎn)生的磁場等）,如果可能在頻率高的板子，最好4層板，要有一個(gè)地平面層；如果只是單雙層板子，也要為其考慮信號的回流路徑，盡可能減小回流路徑的環(huán)形面積。以下為freescale的工程師提供的單點(diǎn)接地；又如下圖：模擬和數(shù)字的單點(diǎn)共地：為公司開發(fā)板音頻的模擬數(shù)字低分割實(shí)例。layer2---GND,用CAM設(shè)計(jì)，如圖用2Dline進(jìn)行分割。在top層上用一個(gè)磁珠進(jìn)行單點(diǎn)共地。圖中黃色高亮的標(biāo)識。（2）VDD電源：要通過耦合電容和大容量的電容來耦合雜波和存儲電量。要將耦合電容盡可能靠近引腳，能保證單元電路內(nèi)的電源的干凈和穩(wěn)定。如下為沒有電源和地平面層的一種布線濾波：有些子電路block,其電源有時(shí)候比較關(guān)鍵，又沒有自己的regulator。此時(shí)要濾波，可以考慮LC濾波電路和π型濾波電路，或者磁珠濾波等。（3）信號的布線：尤其是高速的PCB走線，在線路的的延時(shí)ps級與器件的建立時(shí)間很接近會影響信號的眼圖等。a.

阻抗控制（阻抗匹配）：一般對高速的信號，如DDR2的數(shù)據(jù)線50-60歐姆、差分的時(shí)鐘線100歐姆等；如：USB的差分信號90歐姆。

b.

等長控制（等長匹配）：常常用蛇形走線，拓?fù)浣Y(jié)構(gòu)的考慮等等。設(shè)計(jì)有很多布線的完整性規(guī)則，具體的建議按照芯片廠商的手冊建議值或參考設(shè)計(jì)。Giveexampleasfol