sdram訪問控制機制研究

sdram訪問控制機制研究

0sdram性能優(yōu)化隨著寺院容量和性能要求的增加，越來越多的嵌入式系統(tǒng)使用sdram檢測器作為主要存儲器。由于SDRAM訪問時序的復(fù)雜性，必須采用專門的SDRAM控制器作為CPU與SDRAM的接口。在一些單片機和DSP中，往往沒有SDRAM控制器，此時多采用FPGA實現(xiàn)SDRAM控制器，這些SDRAM控制器往往只實現(xiàn)SDRAM命令的一個子集，采用整行讀取的方式訪問SDRAM，雖然能夠?qū)崿F(xiàn)對SDRAM的正確訪問，但不能完全發(fā)揮SDRAM存儲器的性能優(yōu)勢。還有一些研究，針對數(shù)字信號處理，尤其是圖像處理中存儲器訪問的特征，通過優(yōu)化存儲空間分配，調(diào)整訪問時序的方法，大幅度提高存儲器的性能，但這種策略僅限于信號處理系統(tǒng)，并不適用于控制系統(tǒng)等應(yīng)用場合，在這些系統(tǒng)中，存儲器的訪問同時具有局部性和隨機性的特征。而另外的一些研究，通過優(yōu)化SDRAM訪問時序，減少換頁的次數(shù)，來達到減少功耗，或者提高性能的目的。本文在以上研究成果的基礎(chǔ)上，介紹SDRAM存儲器的交錯機制，并分析交錯機制對SDRAM性能的影響。通過對基于頁的交錯方式和基于體的交錯方式的對比，研究各自對性能的影響，并通過試驗對研究結(jié)果進行驗證。從而在不對硬件進行任何改動的情況下，通過合理的軟件設(shè)置，充分發(fā)揮硬件的潛能，從而進一步提高存儲器的訪問性能和系統(tǒng)的性能。1sdram添加多個選擇模塊在SDRAM存儲器中，每個存儲芯片內(nèi)部都包含多個(一般為2、4或8個)邏輯存儲體，稱為邏輯bank，簡稱bank，每個bank都是一個相對獨立的存儲體，有自己的地址譯碼單元和刷新再生放大器，彼此之間互不影響，各個bank靠存儲芯片上的bank地址(BA)選擇?？梢园袯A看作存儲器地址線的一部分，從而在訪問SDRAM時，存儲器地址被分成了行地址、列地址和bank地址3部分。SDRAM的訪問(這里以讀訪問為例)時序如圖1所示：先執(zhí)行預(yù)充電(PRECHARGE)操作，對將要訪問的bank預(yù)充電，使得其刷新再生放大器處于不穩(wěn)定的中間狀態(tài)，隨時準(zhǔn)備鎖存數(shù)據(jù)；再執(zhí)行激活(ACTIVE)操作，使得該bank中選定的行(也稱為頁，以下同)在bank內(nèi)部讀出，并暫存在刷新再生放大器中，可隨時輸出到數(shù)據(jù)總線上；然后執(zhí)行讀(READ)操作，由列地址選定的數(shù)據(jù)從刷新再生放大器中輸出到芯片外部的數(shù)據(jù)線上，訪問過程結(jié)束。從訪問開始到輸出第一個數(shù)據(jù)的延時為：預(yù)充電時間tRP、激活時間tRCD、讀延遲時間tCL之和。根據(jù)將要訪問的bank當(dāng)前所處的狀態(tài)不同，訪問時序有如下差異：若bank中已經(jīng)激活了一行，且不是將要訪問的行，則時序與前文所述一致，延遲時間為tRP+tRCD+tCL，這種情況稱為pagemiss；若bank中沒有一行是激活的，則不需要預(yù)充電，直接執(zhí)行激活操作，延遲時間為tRCD+tCL，這種情況稱為pageclosed；若bank中將要訪問的行恰好是打開的，則數(shù)據(jù)已經(jīng)在刷新再生放大器中了，可直接讀寫，延遲時間為tCL，這種情況稱為pagehit。再看連續(xù)訪問的情況，若連續(xù)兩次訪問落在同一bank的同一行，則后一次訪問的情況就是pagehit，這是最好的情況，它發(fā)生的幾率取決于行的大小和訪問本身的局部性；若連續(xù)兩次訪問落在同一bank的不同行，則后一次訪問的情況就是pagemiss，這是最壞的情況，要先對該bank進行預(yù)充電(或者自動預(yù)充電)，再激活將要訪問的行，然后才能讀取，如圖2所示。若連續(xù)兩次訪問落在不同bank中，則后一次訪問的情況是pageclose，它要先給前一bank預(yù)充電，然后再激活后一bank，進行讀取?？梢姾髢煞N情況的訪問時間是一樣的，都是預(yù)充電時間，激活時間，和讀時間之和，似乎引入多個bank并沒有得到性能上的提高。其實不然，在SDRAM中引入多個bank，可以在連續(xù)兩次訪問不同bank時提高性能。此時，存儲器控制器先向后一bank發(fā)ACTIVE命令，激活新行，然后再向前一bank發(fā)PRE-CHARGE命令(或者自動預(yù)充電)，從而減少一次PRE-CHARGE命令的執(zhí)行時間，提高了訪問性能，如圖3所示，這種方式稱為交錯(interleaving)。交錯機制需要存儲器控制器的支持。2是否有交錯機制可見，在采用交錯機制的條件下，存儲器訪問的3種情況對應(yīng)的延遲時間分別為：Pagehit：延時為tCL，這是最好情況；Pagemiss：延時為tRP+tRCD+tCL，這是最壞情況；Pageclose：延時為tRCD+tCL，介于前兩者之間。交錯機制只有在連續(xù)兩次訪問處于不同bank時才能提高訪問性能，因此交錯機制對SDRAM訪問性能的提高，就取決于連續(xù)兩次訪問越過行邊界的前提下，同時越過bank邊界的幾率。這一幾率與存儲器內(nèi)部各行的地址安排有關(guān)，根據(jù)地址線的高低順序不同，分為基于體的交錯和基于頁的交錯：(1)在炮點及受售地址空間內(nèi)，充放電地址與銀行地址的關(guān)系采用基于體的交錯方式時，物理地址(假設(shè)為32位，0位最高，31位最低)的分組方式與表1類似，bank地址在高位，行地址在低位。從而在地址空間中，處于同一bank的各個行總是相鄰的，占據(jù)連續(xù)的、大范圍的地址區(qū)域，如圖4所示。從而鄰近的存儲器行幾乎總處于同一bank，因此訪問越過行邊界時，極少同時越過bank邊界，從而交錯機制對存儲器的訪問速度幾乎沒有提高。(2)不同銀行中相同行、同一銀行卡的分布采用基于頁的交錯方式時，物理地址的分組情況與表2類似，行地址在高位，bank地址在低位。從而在地址空間中，不同bank中的相同行是相鄰的，而同一bank中的各個行是交錯排列的，如圖5所示。從而直接相鄰的行必處于不同bank，地址鄰近而又不同行的存儲單元，極有可能處于不同bank，因此訪問越過行邊界時，同時也越過bank邊界的幾率提高了，存儲器的訪問性能也相應(yīng)提高了。3基于頁的交錯方式性能對比某系統(tǒng)中采用MPC8260作為處理器，現(xiàn)設(shè)計一個容量為128M字節(jié)的SDRAM存儲器，采用4片4bank×8K行×512列×16bit的存儲芯片進行位擴展，形成64位數(shù)據(jù)寬度的存儲器。MPC8260內(nèi)部包含SDRAM存儲器控制器，且支持交錯機制。采用基于頁的交錯機制時，地址線分組如表2所示，在發(fā)ACTIVE命令時，地址的復(fù)用關(guān)系如表3所示。使用同一個電路，不對硬件進行任何修改，也可以使存儲器工作在基于體的交錯機制下。此時地址分組如表1所示，在發(fā)ACTIVE命令期間，地址的復(fù)用關(guān)系如表4所示。對兩種交錯方式都進行了實驗，都能正常工作。為對比兩者性能的差異，令兩者執(zhí)行完全相同的任務(wù)：采用zlib算法，對一個原始大小為8.9M字節(jié)，壓縮后大小為5.6M字節(jié)的數(shù)據(jù)塊進行解壓縮。記錄兩者在不同情況下所用的時間，如表5所示。測試結(jié)果表明，在不啟用數(shù)據(jù)cache的情況下，采用基于頁的交錯方式比采用基于體的交錯方式性能提高4%～5%；而在啟用數(shù)據(jù)cache的情況下，兩者性能差距為0.4%～0.5%。這是由于數(shù)據(jù)訪問具有更大的隨即性，因而啟用數(shù)據(jù)cache后產(chǎn)生更大的不確定性，從而行未命中的代價增加所導(dǎo)致的。考慮到控制系統(tǒng)，尤其是實時控制系統(tǒng)的實際情況，在這些系統(tǒng)中，為了減小cache帶來的不確定性，往往不啟用數(shù)據(jù)cache，因此，在這些系統(tǒng)中，采用基于頁的交錯方式可以較大的提高系統(tǒng)的存儲器訪問性能。另外，即便是在啟用數(shù)據(jù)cache的場合，雖然采用基于頁的交錯方式對性能的影響不大，但也是有意義的，因為兩種交錯方式只是初始化設(shè)置稍有不同，所使用的硬件是完全相同的，因此不需要增加任何額外的代價。4基于頁的交錯方式的性能本文對SDRAM存儲器的交錯機制進行了研究，結(jié)合SDRAM的組織結(jié)構(gòu)和訪問時序，分析了交錯機制對SDRAM