第五章 集成門電路和觸發(fā)器課件

第五章集成門電路和觸發(fā)器學習時應重點掌握集成邏輯門電路的功能和外部特性，以及器件的使用方法。對其內(nèi)部結構和工作原理只要求作一般了解。

隨著微電子技術的發(fā)展，人們把實現(xiàn)各種邏輯功能的元器件及其連線都集中制造在同一塊半導體材料小片上，并封裝在一個殼體中，通過引線與外界聯(lián)系，即構成所謂的集成電路塊，通常又稱為集成電路芯片。集成門電路和觸發(fā)器等邏輯器件是實現(xiàn)數(shù)字系統(tǒng)功能的物質(zhì)基礎。采用集成電路進行數(shù)字系統(tǒng)設計的優(yōu)點：可靠性高、可維性好、功耗低、成本低等優(yōu)點，可以大大簡化設計和調(diào)試過程。

數(shù)字集成電路的分類

數(shù)字集成電路通常按照所用半導體器件的不同或者根據(jù)集成規(guī)模的大小進行分類。一.根據(jù)所采用的半導體器件進行分類

根據(jù)所采用的半導體器件，數(shù)字集成電路可以分為兩大類。

1.雙極型集成電路：采用雙極型半導體器件作為元件。主要特點是速度快、負載能力強，但功耗較大、集成度較低。

2.單極型集成電路(又稱為MOS集成電路):采用金屬-氧化物半導體場效應管(MetelOxideSemiconductorFieldEffectTra-nsister)作為元件。主要特點是結構簡單、制造方便、集成度高、功耗低，但速度較慢。

雙極型集成電路又可進一步可分為：晶體管-晶體管邏輯電路TTL(TransistorTransistorLogic)；發(fā)射極耦合邏輯電路(EmitterCoupledLogic)；集成注入邏輯電路I2L(IntegratedInjectionLogic)。

┊

TTL電路的“性能價格比”最佳，應用最廣泛。

MOS集成電路又可進一步分為：

PMOS(P-channelMetelOxideSemiconductor)；

NMOS(N-channelMetelOxideSemiconductor)；

CMOS(ComplementMetalOxideSemiconductor)。┊

CMOS電路應用較普遍，因為它不但適用于通用邏電路的設計，而且綜合性能最好。二．根據(jù)集成電路規(guī)模的大小進行分類

通常根據(jù)一片集成電路芯片上包含的邏輯門個數(shù)或元件個數(shù)，分為SSI、MSI、LSI、VLSI。

1.SSI(SmallScaleIntegration)小規(guī)模集成電路:邏輯門數(shù)小于10門(或元件數(shù)小于100個)；

2.MSI(MediumScaleIntegration)中規(guī)模集成電路:邏輯門數(shù)為10門～99門(或元件數(shù)100個～999個)；

3.LSI(LargeScaleIntegration)大規(guī)模集成電路:邏輯門數(shù)為100門～9999門(或元件數(shù)1000個～99999個)；

4.VLSI(VeryLargeScaleIntegration)超大規(guī)模集成電路:邏輯門數(shù)大于10000門(或元件數(shù)大于100000個)。第一節(jié)CMOS門電路CMOS數(shù)字電路的特點及使用時的注意事項（1）CMOS電路的工作速度比TTL電路的低。（2）CMOS帶負載的能力比TTL電路強。（3）CMOS電路的電源電壓允許范圍較大，約在3～18V，抗干擾能力比TTL電路強。（4）CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個μW，中規(guī)模集成電路的功耗也不會超過100μW。（5）CMOS集成電路的集成度比TTL電路高。（6）CMOS電路適合于特殊環(huán)境下工作。（7）CMOS電路容易受靜電感應而擊穿，在使用和存放時應注意靜電屏蔽，焊接時電烙鐵應接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應根據(jù)需要接地或接高電平。CMOS數(shù)字電路的特點使用集成電路時的注意事項（1）對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導致性能下降或損壞器件。（2）數(shù)字集成電路中多余的輸入端在不改變邏輯關系的前提下可以并聯(lián)起來使用，也可根據(jù)邏輯關系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作。（3）TTL電路和CMOS電路之間一般不能直接連接，而需利用接口電路進行電平轉換或電流變換才可進行連接，使前級器件的輸出電平及電流滿足后級器件對輸入電平及電流的要求，并不得對器件造成損害。1、CMOS非門（1）uA＝0V時，TN截止，TP導通。輸出電壓uY＝VDD＝10V。（2）uA＝10V時，TN導通，TP截止。輸出電壓uY＝0V。2、CMOS與非門、或非門、與門、或門、與或非門和異或門CMOS與非門①A、B當中有一個或全為低電平時，TN1、TN2中有一個或全部截止，TP1、TP2中有一個或全部導通，輸出Y為高電平。②只有當輸入A、B全為高電平時，TN1和TN2才會都導通，TP1和TP2才會都截止，輸出Y才會為低電平。CMOS或非門①只要輸入A、B當中有一個或全為高電平，TP1、TP2中有一個或全部截止，TN1、TN2中有一個或全部導通，輸出Y為低電平。②只有當A、B全為低電平時，TP1和TP2才會都導通，TN1和TN2才會都截止，輸出Y才會為高電平。與門Y=AB=AB或門Y=A+B=A+BCMOS與或非門CMOS異或門3、CMOSOD門、TSL門及傳輸門CMOSOD門CMOSTSL門①E=1時，TP2、TN2均截止，Y與地和電源都斷開了，輸出端呈現(xiàn)為高阻態(tài)。②E=0時，TP2、TN2均導通，TP1、TN1構成反相器?？梢婋娐返妮敵鲇懈咦钁B(tài)、高電平和低電平3種狀態(tài)，是一種三態(tài)門。CMOS傳輸門①C＝0、，即C端為低電平（0V）、端為高電平（＋VDD）時，TN和TP都不具備開啟條件而截止，輸入和輸出之間相當于開關斷開一樣。②C＝1、，即C端為高電平（＋VDD）、端為低電平（0V）時，TN和TP都具備了導通條件，輸入和輸出之間相當于開關接通一樣，uo＝ui。第二節(jié)TTL門電路1、TTL與非門①輸入信號不全為1：如uA=0.3V，uB=3.6V3.6V0.3V1V則uB1=0.3+0.7=1V，T2、T5截止，T3、T4導通忽略iB3，輸出端的電位為：輸出Y為高電平。uY≈5―0.7―0.7＝3.6V3.6V3.6V②輸入信號全為1：如uA=uB=3.6V2.1V則uB1=2.1V，T2、T5導通，T3、T4截止輸出端的電位為：uY=UCES＝0.3V輸出Y為低電平。功能表真值表邏輯表達式輸入有低，輸出為高；輸入全高，輸出為低。74LS00內(nèi)含4個2輸入與非門，74LS20內(nèi)含2個4輸入與非門。2、TTL非門、或非門、與或非門、與門、或門及異或門①A=0時，T2、T5截止，T3、T4導通，Y=1。②A=1時，T2、T5導通，T3、T4截止，Y=0。TTL非門①A、B中只要有一個為1，即高電平，如A＝1，則iB1就會經(jīng)過T1集電結流入T2基極，使T2、T5飽和導通，輸出為低電平，即Y＝0。②A＝B＝0時，iB1、i'B1均分別流入T1、T'1發(fā)射極，使T2、T'2、T5均截止，T3、T4導通，輸出為高電平，即Y＝1。TTL或非門①A和B都為高電平（T2導通）、或C和D都為高電平（T‘2導通）時，T5飽和導通、T4截止，輸出Y=0。②A和B不全為高電平、并且C和D也不全為高電平（T2和T‘2同時截止）時，T5截止、T4飽和導通，輸出Y=1。TTL與或非門與門Y=AB=AB或門Y=A+B=A+B異或門3、OC門及TSL門問題的提出：為解決一般TTL與非門不能線與而設計的。①A、B不全為1時，uB1=1V，T2、T3截止，Y=1。接入外接電阻R后：②A、B全為1時，uB1=2.1V，T2、T3飽和導通，Y=0。外接電阻R的取值范圍為：OC門TSL門①E＝0時，二極管D導通，T1基極和T2基極均被鉗制在低電平，因而T2～T5均截止，輸出端開路，電路處于高阻狀態(tài)。結論：電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)。②E＝1時，二極管D截止，TSL門的輸出狀態(tài)完全取決于輸入信號A的狀態(tài)，電路輸出與輸入的邏輯關系和一般反相器相同，即：Y=A，A＝0時Y＝1，為高電平；A＝1時Y＝0，為低電平。TSL門的應用：①作多路開關：E=0時，門G1使能，G2禁止，Y=A；E=1時，門G2使能，G1禁止，Y=B。②信號雙向傳輸：E=0時信號向右傳送，B=A；E=1時信號向左傳送，A=B。③構成數(shù)據(jù)總線：讓各門的控制端輪流處于低電平，即任何時刻只讓一個TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會輪流接受各TSL門的輸出。4、TTL系列集成電路及主要參數(shù)TTL系列集成電路①74：標準系列，前面介紹的TTL門電路都屬于74系列，其典型電路與非門的平均傳輸時間tpd＝10ns，平均功耗P＝10mW。②74H：高速系列，是在74系列基礎上改進得到的，其典型電路與非門的平均傳輸時間tpd＝6ns，平均功耗P＝22mW。③74S：肖特基系列，是在74H系列基礎上改進得到的，其典型電路與非門的平均傳輸時間tpd＝3ns，平均功耗P＝19mW。④74LS：低功耗肖特基系列，是在74S系列基礎上改進得到的，其典型電路與非門的平均傳輸時間tpd＝9ns，平均功耗P＝2mW。74LS系列產(chǎn)品具有最佳的綜合性能，是TTL集成電路的主流，是應用最廣的系列。TTL與非門主要參數(shù)（1）輸出高電平UOH：TTL與非門的一個或幾個輸入為低電平時的輸出電平。產(chǎn)品規(guī)范值UOH≥2.4V，標準高電平USH＝2.4V。（2）高電平輸出電流IOH：輸出為高電平時，提供給外接負載的最大輸出電流，超過此值會使輸出高電平下降。IOH表示電路的拉電流負載能力。（3）輸出低電平UOL：TTL與非門的輸入全為高電平時的輸出電平。產(chǎn)品規(guī)范值UOL≤0.4V，標準低電平USL＝0.4V。（4）低電平輸出電流IOL：輸出為低電平時，外接負載的最大輸出電流，超過此值會使輸出低電平上升。IOL表示電路的灌電流負載能力。（5）扇出系數(shù)NO：指一個門電路能帶同類門的最大數(shù)目，它表示門電路的帶負載能力。一般TTL門電路NO≥8，功率驅動門的NO可達25。（6）最大工作頻率fmax：超過此頻率電路就不能正常工作。（7）輸入開門電平UON：是在額定負載下使與非門的輸出電平達到標準低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON≈1.8V。（8）輸入關門電平UOFF：使與非門的輸出電平達到標準高電平USH的輸入電平。它表示使與非門關斷所需的最大輸入電平。一般TTL門電路的UOFF≈0.8V。（9）高電平輸入電流IIH：輸入為高電平時的輸入電流，也即當前級輸出為高電平時，本級輸入電路造成的前級拉電流。（10）低電平輸入電流IIL：輸入為低電平時的輸出電流，也即當前級輸出為低電平時，本級輸入電路造成的前級灌電流。（11）平均傳輸時間tpd：信號通過與非門時所需的平均延遲時間。在工作頻率較高的數(shù)字電路中，信號經(jīng)過多級傳輸后造成的時間延遲，會影響電路的邏輯功能。（12）空載功耗：與非門空載時電源總電流ICC與電源電壓VCC的乘積。第三節(jié)基本觸發(fā)器和同步觸發(fā)器觸發(fā)器是構成時序邏輯電路的基本邏輯部件。*它有兩個穩(wěn)定的狀態(tài)：0狀態(tài)和1狀態(tài)；

在不同的輸入情況下，它可以被置成0狀態(tài)或1狀態(tài)；

當輸入信號消失后，所置成的狀態(tài)能夠保持不變。所以，觸發(fā)器可以記憶1位二值信號。根據(jù)邏輯功能的不同，觸發(fā)器可以分為RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T和T′觸發(fā)器；按照結構形式的不同，又可分為基本RS觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器。1基本RS觸發(fā)器電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，Q=1、Q=0的狀態(tài)稱1狀態(tài)，工作原理RSQ10011

00①R=0、S=1時：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復位。R端稱為觸發(fā)器的置0端或復位端。0110RSQ100②R=1、S=0時：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。0

111110③R=1、S=1時：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲起來，這體現(xiàn)了觸發(fā)器具有記憶能力。RSQ1000111

1不變1000011RSQ10001111不變0

0不定？④R=0、S=0時：Q=Q=1，不符合觸發(fā)器的邏輯關系。并且由于與非門延遲時間不可能完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件?，F(xiàn)態(tài)：觸發(fā)器接收輸入信號之前的狀態(tài)，也就是觸發(fā)器原來的穩(wěn)定狀態(tài)。用Qn表示。次態(tài)：觸發(fā)器接收輸入信號之后所處的新的穩(wěn)定狀態(tài)，用Qn+1表示。基本RS觸發(fā)器的特點（1）電路具有兩個穩(wěn)定狀態(tài)，在無外來觸發(fā)信號作用時，電路將保持原狀態(tài)不變。（2）在外加觸發(fā)信號有效時，電路可以觸發(fā)翻轉，實現(xiàn)置0或置1。（3）在穩(wěn)定狀態(tài)下兩個輸出端的狀態(tài)和必須是互補關系，即有約束條件。（4）存儲一位2進制信息。（5）動作特點是輸入信號在全部作用時間里直接改變輸出端的狀態(tài)?？垢蓴_能力差。（6）觸發(fā)器的次態(tài)不僅與輸入信號狀態(tài)有關，而且與觸發(fā)器的現(xiàn)態(tài)有關。特性表（真值表）現(xiàn)態(tài)：觸發(fā)器接收輸入信號之前的狀態(tài)，也就是觸發(fā)器原來的穩(wěn)定狀態(tài)。次態(tài)：觸發(fā)器接收輸入信號之后所處的新的穩(wěn)定狀態(tài)。次態(tài)Qn+1的卡諾圖特性方程觸發(fā)器的特性方程就是觸發(fā)器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關系式狀態(tài)圖描述觸發(fā)器的狀態(tài)轉換關系及轉換條件的圖形稱為狀態(tài)圖01×1/1×/10/01/①當觸發(fā)器處在0狀態(tài)，即Qn=0時，若輸入信號＝01或11，觸發(fā)器仍為0狀態(tài)；RS②當觸發(fā)器處在1狀態(tài)，即Qn=1時，若輸入信號＝10或11，觸發(fā)器仍為1狀態(tài)；RSRS若＝10，觸發(fā)器就會翻轉成為1狀態(tài)。RS若＝01，觸發(fā)器就會翻轉成為0狀態(tài)。波形圖反映觸發(fā)器輸入信號取值和狀態(tài)之間對應關系的圖形稱為波形圖RSQQ置1置0置1置1置1保持不允許集成基本RS觸發(fā)器EN＝1時工作EN＝0時禁止1S3S2同步觸發(fā)器（1）同步RS觸發(fā)器RSCP＝0時，R=S=1，觸發(fā)器保持原來狀態(tài)不變。CP＝1時，工作情況與基本RS觸發(fā)器相同。特性表特性方程CP=1期間有效主要特點波形圖（1）時鐘電平控制。在CP＝1期間接收輸入信號，CP＝0時狀態(tài)保持不變，與基本RS觸發(fā)器相比，對觸發(fā)器狀態(tài)的轉變增加了時間控制。（2）R、S之間有約束。不能允許出現(xiàn)R和S同時為1的情況，否則會使觸發(fā)器處于不確定的狀態(tài)。不變不變不變不變不變不變置1置0置1置0不變（2）同步JK觸發(fā)器CP=1期間有效將S=JQn、R=KQn代入同步RS觸發(fā)器的特性方程，得同步JK觸發(fā)器的特性方程：特性表JK=00時不變JK=01時置0JK=10時置1JK=11時翻轉狀態(tài)圖波形圖在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據(jù)輸入信號J、K情況的不同，具有置0、置1、保持和翻轉功能的電路，都稱為JK觸發(fā)器。（3）同步D觸發(fā)器（D鎖存器）CP=1期間有效將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程：狀態(tài)圖波形圖在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據(jù)輸入信號D情況的不同，具有置0、置1功能的電路，都稱為D觸發(fā)器。集成同步D觸發(fā)器CP1、2CP3、4POL＝1時，CP＝1有效，鎖存的內(nèi)容是CP下降沿時刻D的值；POL＝0時，CP＝0有效，鎖存的內(nèi)容是CP上升沿時刻D的值。第四節(jié)主從觸發(fā)器和邊沿觸發(fā)器一.主從RS觸發(fā)器工作原理（1）接收輸入信號過程CP=1期間：主觸發(fā)器控制門G7、G8打開，接收輸入信號R、S，有：

從觸發(fā)器控制門G3、G4封鎖，其狀態(tài)保持不變。1001（2）輸出信號過程CP下降沿到來時，主觸發(fā)器控制門G7、G8封鎖，在CP=1期間接收的內(nèi)容被存儲起來。同時，從觸發(fā)器控制門G3、G4被打開，主觸發(fā)器將其接收的內(nèi)容送入從觸發(fā)器，輸出端隨之改變狀態(tài)。在CP=0期間，由于主觸發(fā)器保持狀態(tài)不變，因此受其控制的從觸發(fā)器的狀態(tài)也即Q、Q的值當然不可能改變。CP下降沿到來時有效特性方程邏輯符號電路特點主從RS觸發(fā)器采用主從控制結構，從根本上解決了輸入信號直接控制的問題，具有CP＝1期間接收輸入信號，CP下降沿到來時觸發(fā)翻轉的特點。但其仍然存在著約束問題，即在CP＝1期間，輸入信號R和S不能同時為1。二、主從JK觸發(fā)器代入主從RS觸發(fā)器的特性方程，即可得到主從JK觸發(fā)器的特性方程：將主從JK觸發(fā)器沒有約束。特性表時序圖電路特點邏輯符號①主從JK觸發(fā)器采用主從控制結構，從根本上解決了輸入信號直接控制的問題，具有CP＝1期間接收輸入信號，CP下降沿到來時觸發(fā)翻轉的特點。②輸入信號J、K之間沒有約束。③存在一次變化問題。帶清零端和預置端的主從JK觸發(fā)器RD=0，直接置001111001SD=0，直接置110001111帶清零端和預置端的主從JK觸發(fā)器的邏輯符號集成主從JK觸發(fā)器低電平有效低電平有效CP下降沿觸發(fā)與輸入主從JK觸發(fā)器的邏輯符號主從JK觸發(fā)器功能完善，并且輸入信號J、K之間沒有約束。但主從JK觸發(fā)器還存在著一次變化問題，即主從JK觸發(fā)器中的主觸發(fā)器，在CP＝1期間其狀態(tài)能且只能變化一次，這種變化可以是J、K變化引起，也可以是干擾脈沖引起，因此其抗干擾能力尚需進一步提高。三、邊沿D觸發(fā)器工作原理（1）CP＝0時，門G7、G8被封鎖，門G3、G4打開，從觸發(fā)器的狀態(tài)取決于主觸發(fā)器Q=Qm、Q=Qm，輸入信號D不起作用。（2）CP＝1時，門G7、G8打開，門G3、G4被封鎖，從觸發(fā)器狀態(tài)不變，主觸發(fā)器的狀態(tài)跟隨輸入信號D的變化而變化，即在CP＝1期間始終都有Qm=D。下降沿時刻有效（3）CP下降沿到來時，封鎖門G7、G8，打開門G3、