幅度鍵控AS的調(diào)制與解調(diào)仿真

幅度鍵控ASK的調(diào)制與解調(diào)仿真DIGITAL

DATA

TRANSMISSION實(shí)驗(yàn)?zāi)康模簩?shí)現(xiàn)幅度鍵控ASK的調(diào)制與解調(diào)仿真測(cè)量噪聲對(duì)最終接受到的數(shù)據(jù)的影響Digital

Modulation

Techniques

總所周知，有三種方式可以對(duì)載波信號(hào)進(jìn)行調(diào)制，分別為對(duì)其幅度，頻率和相位進(jìn)行的改變。于是演變?yōu)榱宋覀兯熘?/p>

ASK,FSK和PSK。

數(shù)字信號(hào)調(diào)制過程與模擬信號(hào)調(diào)幅相近，在原理上和電路上也沒有什么區(qū)別。設(shè)數(shù)字信號(hào)為f(t)

通常調(diào)制后的載波為s(t)

=

f(t)

sin(2πfct+Φ)s(t)

=

f(t)

sin(2πfct+Φ)

脈沖代表了脈沖編碼調(diào)制波形的樣本值可以通過調(diào)制過程被載波所轉(zhuǎn)移。在這里，載波的幅度是由數(shù)字信號(hào)的間斷所決定的。我們不難發(fā)現(xiàn)，頻率發(fā)射機(jī)是由發(fā)出時(shí)斷時(shí)續(xù)信號(hào)的振蕩器所組成的。電路組成見下圖，我們還需要硅二極管和50歐姆的終端電阻。壓控振蕩器產(chǎn)生20KHZ的載波。積分器的輸出幅度是0--A（v），最開始的電壓被選擇在+A/2(v).也就是說，summer的總輸出應(yīng)該是在-A/2(0)和+A/2(1)之間。直流電壓是通過對(duì)方波波型中心能夠到達(dá)0來調(diào)整的。Limiter判決器標(biāo)準(zhǔn)為+-2.5V.電路中各部分功效與作用數(shù)字信號(hào)頻率設(shè)為5KHZ。頻率計(jì)被設(shè)定為直流耦合。信號(hào)源產(chǎn)生一系列0

（大約是-2.5v）和1（大約是2.5v）。master

clock設(shè)定了數(shù)據(jù)頻率。T=1/fs.

Summer:代表了隨機(jī)的噪聲加入了傳輸通道。噪聲的頻

譜可以通過連接信號(hào)分析儀的source

out和input端口進(jìn)行測(cè)量，并且設(shè)置他們都為0db衰減。

Integrator:相當(dāng)于一個(gè)積分器，提供了一個(gè)理想探測(cè)濾波器，頻域中是一個(gè)低通濾波器。Limiter:這是判決器。如果輸出大于零，那么limiter的輸出大約是+2.5v。

Error

detector:經(jīng)過處理之后的信號(hào)與之前的原信號(hào)做對(duì)比，如果有1bit的數(shù)據(jù)不相符，那么在

error連接器中就會(huì)出現(xiàn)10s

pulse。它可以測(cè)定每一秒出現(xiàn)的錯(cuò)誤脈沖，即BER。接收到的數(shù)據(jù)很有可能被延遲了，所以在error

detector中也需要補(bǔ)償一個(gè)延遲。要是處理延遲小于1bit,bit

delayswitch會(huì)被設(shè)置為0，如果延遲大于1小于2，那么會(huì)被設(shè)定為1。

然后，通過改變頻譜分析儀的衰減水平，我們可以產(chǎn)生出不同程度的噪音。我們可以清楚地看到當(dāng)噪音提升時(shí)誤碼率的提高。當(dāng)有信號(hào)輸入時(shí)輸出如下圖顯示改變不同的參數(shù)所得到的關(guān)于BER的不同結(jié)果：改變?cè)肼暢潭龋核p幅度為10dBBER

for

bit

delay

(1)

=

0.0

KHzBER

for

bit

delay

(0)

=

5.0

KHz改變信息頻率：Data

Rate

of

8KHz衰減幅度為0

dBBER

for

bit

delay

(1)

=

0

HzBER

for