基于FPGA的IIR數(shù)字濾波器的設(shè)計與實現(xiàn)的開題報告

基于FPGA的IIR數(shù)字濾波器的設(shè)計與實現(xiàn)的開題報告一、選題背景與意義數(shù)字濾波器是數(shù)字信號處理的基礎(chǔ)之一，是將要處理的信號通過數(shù)字濾波器進行濾波以得到所需信號的過程。InfiniteImpulseResponse(IIR)數(shù)字濾波器是與FIR相對應(yīng)的另一種基本的數(shù)字濾波器類型之一，其具有較小的濾波器階數(shù)和尺寸，并且在抗干擾等方面優(yōu)于FIR濾波器。FPGA技術(shù)已經(jīng)被廣泛應(yīng)用于數(shù)字信號處理領(lǐng)域，其高速、高帶寬和低功耗等特點使其成為實現(xiàn)基于IIR數(shù)字濾波器的可行方案，因此研究和設(shè)計基于FPGA的IIR數(shù)字濾波器具有一定的現(xiàn)實意義和應(yīng)用價值。二、設(shè)計內(nèi)容本課題將采用VerilogHDL語言進行設(shè)計，主要包括：1.參考指標(biāo)的選擇：選擇濾波器的通帶、阻帶、截止頻率等參數(shù)，根據(jù)這些參數(shù)設(shè)計出IIR數(shù)字濾波器的結(jié)構(gòu)。2.IIR數(shù)字濾波器的結(jié)構(gòu)設(shè)計：主要設(shè)計濾波器的結(jié)構(gòu)框架，包括各級濾波器的系數(shù)、積分器、加法器等。3.VerilogHDL語言的實現(xiàn)：在FPGA開發(fā)板上通過VerilogHDL語言進行仿真和驗證。4.性能調(diào)試和驗證：通過實驗調(diào)試，驗證濾波器的性能指標(biāo)，并對設(shè)計進行優(yōu)化。三、預(yù)期目標(biāo)和可行性分析1.實現(xiàn)一個8階IIR數(shù)字濾波器的設(shè)計，達到預(yù)期的濾波效果。2.針對FPGA硬件特點，優(yōu)化設(shè)計結(jié)構(gòu)，提高濾波器的運行效率和處理速度。3.在FPGA開發(fā)板上進行實際驗證，驗證濾波器的設(shè)計及性能。在現(xiàn)有的各種EDA(suchasISE、Quartus)工具的輔助下，以及在前輩們的基礎(chǔ)上，通過該項目的實踐，本人相信該項目的實現(xiàn)是可行的。四、技術(shù)路線與安排1.研究IIR數(shù)字濾波器的原理及VerilogHDL語言相關(guān)知識九月份；2.設(shè)計濾波器結(jié)構(gòu)和編寫VerilogHDL代碼10月份；3.在FPGA開發(fā)板上進行實際驗證11-12月份；4.性能調(diào)試及完善最終報告1月份。五、進度計劃|階段|時間|任務(wù)||:--:|:--:|:--:||第一階段|2021.9|IIR數(shù)字濾波器原理研究||第二階段|2021.10|IIR數(shù)字濾波器結(jié)構(gòu)設(shè)計與VerilogHDL代碼編寫||第三階段|2021.11-12|FPGA開發(fā)板實際驗證||第四階段|2022.1|優(yōu)化設(shè)計及完善最終報告|六、論文大綱1.引言2.基于FPGA的IIR數(shù)字濾波器的研究概述3.IIR數(shù)字濾波器的詳細設(shè)計4.VerilogHDL語言代碼的實現(xiàn)5.實際驗證結(jié)果分析6.結(jié)論及展望參考文獻七、參考文獻1.張亮，陳曉娟，楊煥瑜,IIR數(shù)字濾波器的設(shè)計[M].北京:科學(xué)出版社,2008.2.CarlssonPJ.Afixed-pointstudyofIIRfiltersusingMATLABandtheirimplementationonanFPGA[C].Application-SpecificSystems,ArchitecturesandProcessors,2005.MAPP2005.InternationalConferenceon,2005:96-101.3.LiuN,HeB,SunS.High-SpeedFPGAImplementationofIIRDigitalFiltersUsingSignedPowersofTwo[J].JournalofSignalProce