FPGA數(shù)字跑表課程設(shè)計(jì)

摘要本設(shè)課程設(shè)計(jì)是基于FPGA的數(shù)字跑表的設(shè)計(jì)，利用VerilogHDL語言和QuartusII軟件以及FPGA實(shí)驗(yàn)操作平臺(tái)來實(shí)現(xiàn)的。本論文的重點(diǎn)是用硬件語言VerilogHDL來描述數(shù)字跑表，偏重于軟件設(shè)計(jì)。大致內(nèi)容是首先簡單介紹了EDA的現(xiàn)狀和前景，VerilogHDL語言特點(diǎn)，應(yīng)用平臺(tái)FPGA，之后闡述了數(shù)字跑表的設(shè)計(jì)思想和大體的設(shè)計(jì)流程，最后進(jìn)入本設(shè)計(jì)的核心設(shè)計(jì)局部，用VerilogHDL語言設(shè)計(jì)數(shù)字跑表電路，著重對(duì)各個(gè)模塊進(jìn)行了詳細(xì)的分析和說明?！娟P(guān)鍵詞】VerilogHDL語言；QuartusII軟件；數(shù)字秒表目錄1緒論21.1EDA的現(xiàn)狀和開展及FPGA簡介21.2VerilogHDL語言及QuartusⅡ軟件簡介21.3基于FPGA實(shí)現(xiàn)數(shù)字跑表運(yùn)行的方案設(shè)計(jì)根本原那么31.4論文主要完成的工作32系統(tǒng)的硬件設(shè)計(jì)42.1數(shù)字跑表概述42.2整體方案設(shè)計(jì)和功能分割42.3各功能模塊的設(shè)計(jì)和實(shí)現(xiàn)62.4控制系統(tǒng)的實(shí)現(xiàn)83系統(tǒng)的軟件設(shè)計(jì)83.1軟件整體設(shè)計(jì)83.2主要模塊軟件設(shè)計(jì)〔主要模塊流程圖和仿真波形圖〕94總結(jié)12參考文獻(xiàn)131.緒論1.1EDA簡介及FPGA簡介EDA是電子設(shè)計(jì)自動(dòng)化〔ElectronicDesignAutomation〕的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)〔CAD〕、計(jì)算機(jī)輔助制造〔CAM〕、計(jì)算機(jī)輔助測(cè)試〔CAT〕和計(jì)算機(jī)輔助工程〔CAE〕的概念開展而來的。伴隨著集成電路(IC)技術(shù)的開展，電子設(shè)計(jì)自動(dòng)化(EDA)逐漸成為重要的設(shè)計(jì)手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。而電子設(shè)計(jì)自動(dòng)化〔EDA〕的實(shí)現(xiàn)是與CPLD/FPGA技術(shù)的迅速開展息息相關(guān)的，利用PLD/FPGA，電子系統(tǒng)設(shè)計(jì)工程師可以在實(shí)驗(yàn)室中設(shè)計(jì)出專用IC，實(shí)現(xiàn)了系統(tǒng)的集成。此外，CPLD/FPGA還具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬件的功能可像軟件一樣通過編程來修改，不僅使設(shè)計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高了電子系統(tǒng)的靈活性和通用能力。隨著計(jì)數(shù)的進(jìn)步，自動(dòng)化設(shè)計(jì)工具〔從CAD到EDA及ESDA：ElectronicSystemDesignAutomation〕已成為電子信息設(shè)計(jì)人員所必需熟悉和掌握的一門技術(shù)。FPGA〔Field－ProgrammableGateArray〕，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的根底上進(jìn)一步開展的產(chǎn)物。它是作為專用集成電路〔ASIC〕領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。自1985年Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯器件至今，F(xiàn)PGA已經(jīng)歷了十幾年的歷史。在這十幾年的開展過程中，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成取得了驚人的開展：現(xiàn)場(chǎng)可編程邏輯器件從最初的1200個(gè)可利用門，開展到數(shù)百萬門的單片F(xiàn)PGA芯片，將現(xiàn)場(chǎng)可編程器件的集成度提高到一個(gè)新的水平。它之所以具有巨大的市場(chǎng)吸引力，根本在于：FPGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，促使FPGA越來越多地取代了ASIC的市場(chǎng)，特別是對(duì)小批量、多品種的產(chǎn)品需求，使FPGA成為首選。目前，F(xiàn)PGA的主要開展動(dòng)向是：隨著大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的開展，系統(tǒng)設(shè)計(jì)進(jìn)入"片上可編程系統(tǒng)"〔SOPC〕的新紀(jì)元；芯片朝著高密度、低壓、低功耗方向挺進(jìn)；國際各大公司都在積極擴(kuò)充其IP庫，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場(chǎng)；特別是引人注目的所謂FPGA動(dòng)態(tài)可重構(gòu)技術(shù)的開拓，將推動(dòng)數(shù)字系統(tǒng)設(shè)計(jì)觀念的巨大轉(zhuǎn)變。VerilogHDL語言及QuartusⅡ軟件簡介VerilogHDL語言是1983年GDA公司的PhilMoorby首創(chuàng)的，之后Moorby有設(shè)計(jì)了Verilog-XL仿真器獲得很大成功，也使得VerilogHDL語言得到開展和推廣。VerilogHDL語言是在C語言的根底上開展而來的。從語法結(jié)構(gòu)上看，VerilogHDL繼承和借鑒了C語言的很多語法，兩者有許多的相似之處，但VerilogHDL作為一種硬件描述語言，還是有本質(zhì)的區(qū)別。即可適于可綜合的電路設(shè)計(jì)，也可勝任電路和系統(tǒng)的仿真；能在多層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述，從開關(guān)級(jí)、門級(jí)，存放器傳輸級(jí)到行為級(jí)等都可以擔(dān)任，而且沒規(guī)模限制；靈活多變的電路描述風(fēng)格，可進(jìn)行行為描述，也可進(jìn)行結(jié)構(gòu)描述等；應(yīng)用十分的廣泛。QuartusⅡ軟件是Atlera的CPLD/FPGA集成開發(fā)軟件，具有完善的可視化設(shè)計(jì)環(huán)境，并具有標(biāo)準(zhǔn)的EDA工具接口，基于QuartusⅡ進(jìn)行EDA設(shè)計(jì)開發(fā)需要以下步驟:設(shè)計(jì)輸入、編譯、仿真、編程與驗(yàn)證等。1.3基于FPGA實(shí)現(xiàn)數(shù)字跑表運(yùn)行的方案設(shè)計(jì)根本原那么首先，要注意FPGA的邏輯設(shè)計(jì)所采用的硬件描述語言Veri-logHDL與軟件語言C和C++有本質(zhì)區(qū)別，在使用硬件描述語言進(jìn)行設(shè)計(jì)時(shí)，不應(yīng)片面追求代碼的簡潔。其次，要采用正確的編碼方法對(duì)所需實(shí)現(xiàn)的硬件電路的結(jié)構(gòu)和相互連接有清晰的理解和設(shè)想，然后再用適當(dāng)?shù)腣eri-logHDL語言表達(dá)出來。實(shí)際上綜合軟件對(duì)所寫的代碼在進(jìn)行推論的時(shí)候，得到的硬件結(jié)果會(huì)因編碼方式的不同而不同，直接影響硬件的現(xiàn)實(shí)。FPGA作為硬件系統(tǒng)設(shè)計(jì)，應(yīng)該對(duì)設(shè)計(jì)全局進(jìn)行宏觀上的合理安排，包括控制系統(tǒng)邏輯功能模塊劃分，時(shí)鐘域信號(hào)的產(chǎn)生和驅(qū)動(dòng)，模塊復(fù)用，時(shí)序或引腳約束等。模塊化設(shè)計(jì)時(shí)系統(tǒng)原那么的一個(gè)很好表達(dá)，它是自頂向下模塊劃分，分工協(xié)作設(shè)計(jì)思路的集中表達(dá)，是大型復(fù)雜系統(tǒng)的推薦設(shè)計(jì)方法。在設(shè)計(jì)電路時(shí)，可以有異步電路和同步電路兩種方法。異步電路使用邏輯電路實(shí)現(xiàn)，沒有統(tǒng)一的時(shí)鐘信號(hào)，容易產(chǎn)生毛刺和競爭冒險(xiǎn)：同步時(shí)序電路使用組合邏輯和觸發(fā)器實(shí)現(xiàn)電路功能，主要信號(hào)和輸出信號(hào)由時(shí)鐘驅(qū)動(dòng)觸發(fā)器產(chǎn)生，能夠防止毛刺，信號(hào)穩(wěn)定?；贔PGA實(shí)現(xiàn)數(shù)字跑表運(yùn)行的方案設(shè)計(jì)如下列圖所示:電源系統(tǒng)電源系統(tǒng)數(shù)碼管顯示開關(guān)按鈕FPGA數(shù)碼管顯示開關(guān)按鈕FPGA1.4論文主要完成的工作闡述了數(shù)字跑表的設(shè)計(jì)思想和大體的設(shè)計(jì)流程；用VerilogHDL語言設(shè)計(jì)數(shù)字跑表電路，著重對(duì)各個(gè)模塊進(jìn)行了詳細(xì)的分析和說明；功能仿真圖及程序流程圖；結(jié)論及心得體會(huì)。2.系統(tǒng)的硬件設(shè)計(jì)2.1數(shù)字跑表概述設(shè)計(jì)題目：數(shù)字跑表電路設(shè)計(jì)設(shè)計(jì)要求：數(shù)字跑表是生活中常見的一種電子產(chǎn)品，特別應(yīng)用與體育比賽中。本數(shù)字跑表是通過按鍵來控制計(jì)時(shí)的起點(diǎn)和終點(diǎn)，一個(gè)是復(fù)位控制按鍵，用于設(shè)計(jì)跑表為初始零狀態(tài)；另一個(gè)那么是開始/停止控制按鍵，在復(fù)位控制無效的情況下，按一下開始/停止鍵那么計(jì)時(shí)器開始計(jì)時(shí)，再按一下那么暫停計(jì)時(shí)，再按一下那么繼續(xù)計(jì)時(shí)。具體性能如下：跑表的計(jì)時(shí)范圍為0.01s~59min59.99s，計(jì)時(shí)精度為10ms;具有異步復(fù)位清零、啟動(dòng)、計(jì)時(shí)和暫停功能；輸入時(shí)鐘頻率為100Hz；要求數(shù)字跑表的輸出能夠直接驅(qū)動(dòng)共陰極7段數(shù)碼管顯示.設(shè)計(jì)工作：分析功能要求，劃分功能模塊；編寫各模塊的VerilogHDL語言的設(shè)計(jì)程序；在QuartusⅡ軟件上完成設(shè)計(jì)和仿真；根據(jù)實(shí)驗(yàn)室FPGA芯片，將設(shè)計(jì)生成配置文件，然后將配置文件下載到實(shí)驗(yàn)裝置上運(yùn)行，操作設(shè)定的功能按鍵，驗(yàn)證設(shè)計(jì)效果。2.2整體方案設(shè)計(jì)和功能分割根據(jù)設(shè)計(jì)要求，對(duì)數(shù)字跑表進(jìn)行結(jié)構(gòu)和功能的劃分。計(jì)數(shù)器局部設(shè)三個(gè)輸入端，分別為時(shí)鐘輸入〔CLK〕，復(fù)位〔CLR〕和啟動(dòng)/暫停〔PAUSE〕按鍵。復(fù)位信號(hào)高電平有效，可對(duì)跑表異步清零；當(dāng)啟動(dòng)/暫停鍵為低電平時(shí)，跑表開始計(jì)時(shí)，高電平時(shí)暫停，變低后在原來的數(shù)值根底上繼續(xù)計(jì)數(shù)。然后計(jì)數(shù)器的每個(gè)位的值賦給六選一數(shù)據(jù)選擇器，數(shù)據(jù)選擇器選擇的位值再賦給七段數(shù)碼管譯碼器，這樣就可以實(shí)現(xiàn)顯示當(dāng)前數(shù)字。按照自頂而下的設(shè)計(jì)方法數(shù)字跑表的功能分割，如下列圖：按鍵電路按鍵電路計(jì)時(shí)模塊顯示模塊七段譯碼器掃描電路時(shí)基電路計(jì)時(shí)器啟動(dòng)/暫停鍵清零鍵數(shù)字跑表功能分割圖計(jì)時(shí)電路的作用是計(jì)時(shí)，計(jì)時(shí)的一般方法是對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。本設(shè)計(jì)在外部提供了1kHzs時(shí)鐘，計(jì)時(shí)精度是1ms。根據(jù)精度要求，需要設(shè)計(jì)分頻器，對(duì)時(shí)鐘信號(hào)進(jìn)行10分頻，產(chǎn)生周期為10ms的時(shí)基信號(hào)。時(shí)基信號(hào)由時(shí)基分頻器模塊產(chǎn)生。顯示電路的作用是將計(jì)時(shí)值顯示在數(shù)碼管上。計(jì)時(shí)電路產(chǎn)生的計(jì)時(shí)值通過BCD/七段譯碼后，驅(qū)動(dòng)LED七段數(shù)碼管。計(jì)時(shí)顯示電路存在一個(gè)方案選擇的問題，即采用并行顯示還是掃描顯示，這關(guān)系到器件的資源利用。并行顯示同時(shí)驅(qū)動(dòng)6個(gè)數(shù)碼管，它需要同時(shí)對(duì)6組BCD數(shù)據(jù)進(jìn)行譯碼并輸出6組LED七段驅(qū)動(dòng)信號(hào)，需要較多的內(nèi)部邏輯和I/O資源。以ispLSI器件為例，驅(qū)動(dòng)6個(gè)數(shù)碼管的7個(gè)顯示段，共需要42〔7*6〕個(gè)I/O引腳；另外還需要6個(gè)BCD/七段譯碼器，共需要12〔6*2〕個(gè)GLB。采用掃描顯示那么每次只驅(qū)動(dòng)一位數(shù)據(jù)，各位數(shù)據(jù)輪流進(jìn)行顯示；如果是掃描的速度足夠快，由于人眼存在視覺殘留現(xiàn)象，看不到閃爍。掃描顯示的資源少。設(shè)計(jì)中采用掃描顯示的方式，由于是掃描顯示每次只有一位視覺進(jìn)行譯碼和輸出，所以可以共享BCD/七段譯碼器和七段驅(qū)動(dòng)信號(hào)輸出引腳。同樣用ispLSI器件實(shí)現(xiàn)，數(shù)碼管七段驅(qū)動(dòng)信號(hào)需要7個(gè)輸出引腳，另外還要6個(gè)位驅(qū)動(dòng)信號(hào)，共需要13個(gè)I/O引腳。掃描顯示電路可以繼續(xù)分割為BCD譯碼器和數(shù)據(jù)選擇器兩個(gè)子模塊。下面確定模塊之間的接口關(guān)系，各模塊的接口信號(hào)說明如下:計(jì)時(shí)控制器：計(jì)時(shí)控制器的輸入信號(hào)時(shí)啟動(dòng)、暫停、和清零信號(hào)。為了方便，將啟動(dòng)和暫停功能設(shè)置在同一個(gè)案件上；按一次是啟動(dòng)，按第二次是暫停，按第三次那么是繼續(xù)，以此類推。所以計(jì)時(shí)控制器共有兩個(gè)開關(guān)輸入信號(hào)，記啟動(dòng)/暫停和清零。計(jì)時(shí)器的輸出信號(hào)為計(jì)數(shù)允許/保持信號(hào)和清零信號(hào)。計(jì)時(shí)電路：計(jì)時(shí)電路的輸入信號(hào)為1kHz時(shí)鐘、計(jì)時(shí)允許/保持信號(hào)和清零信號(hào)；輸出為10ms,100ms,s,min的計(jì)時(shí)數(shù)據(jù)。它的下一級(jí)模塊的接口信號(hào)如下：1、時(shí)基電路大的輸入信號(hào)頻率為1kHz，輸出時(shí)鐘周期為10ms。2、計(jì)數(shù)器的輸入信號(hào)為計(jì)數(shù)允許信號(hào)、清零信號(hào)和1kHz時(shí)鐘，輸出為10ms,100ms,s,min的計(jì)時(shí)數(shù)據(jù)。顯示電路：顯示電路的輸入信號(hào)為計(jì)時(shí)器的10ms,100ms,s,min計(jì)時(shí)數(shù)據(jù)。輸出為七段譯碼驅(qū)動(dòng)信號(hào)和位選擇信號(hào)。2.3各功能模塊的設(shè)計(jì)和實(shí)現(xiàn)自頂而下完成各層次的設(shè)計(jì)描述，數(shù)字跑表可以劃分為5個(gè)功能模塊：頂層模塊、計(jì)時(shí)模塊、時(shí)基分頻器模塊、數(shù)據(jù)選擇模塊、數(shù)碼管顯示模塊。本設(shè)計(jì)中局部模塊都用原理圖和VerilogHDL語言兩種方法設(shè)計(jì)。以VerilogHDL語言設(shè)計(jì)為主。頂層模塊頂層模塊只說明功能的分配、內(nèi)部功能塊和對(duì)外接口關(guān)系，功能模塊實(shí)際的邏輯功能和具體的實(shí)現(xiàn)由下一層模塊描述。計(jì)時(shí)器模塊PAUSE為低電平時(shí)開始計(jì)數(shù)，百分秒低位自加一，加到九時(shí)歸零，百分秒高位自加一，加到九時(shí)歸零，且向秒位發(fā)出一個(gè)高電平，秒低位自加一，加到九時(shí)歸零，秒高位自加一，且向分位發(fā)出一個(gè)高電平，分低位自加一，加到九時(shí)清零，且向分高位發(fā)出一個(gè)高電平，分高位自加一，加到六時(shí)清零。PAUSE為低電平時(shí)暫停。電路圖如下：1．計(jì)數(shù)器表示2．基于QuartusⅡ的VerilogHDL語言電路圖表示分高位分低位秒高位秒低位百分秒高位百分秒低位MHMLSHSLMSHMSL時(shí)基分頻器模塊時(shí)基分頻器要求對(duì)1kHz的時(shí)鐘〔此設(shè)計(jì)的輸入時(shí)鐘信號(hào)〕分頻，產(chǎn)生100Hz〔10ms〕時(shí)基信號(hào)輸出，此時(shí)基信號(hào)即為計(jì)時(shí)器的輸入信號(hào)?；诸l器可由十進(jìn)制計(jì)時(shí)器設(shè)計(jì)。電路圖如下所示：數(shù)據(jù)選擇模塊數(shù)據(jù)掃描器的作用是對(duì)10ms,100ms,s,min的59min59.99s和6個(gè)BCD數(shù)碼管進(jìn)行掃描。6位掃描數(shù)碼顯示，將時(shí)間劃分為6個(gè)掃描周期：周期1—周期2—周期3—周期4—周期5—周期6。在周期1顯示第一個(gè)數(shù)字，周期2顯示第二個(gè)數(shù)字，以此類推；在掃描6個(gè)周期后重新從第1個(gè)開始循環(huán)。如果掃描的速度足夠快，人的感覺就好似6個(gè)數(shù)字在同時(shí)顯示。BCD/七段譯碼模塊數(shù)據(jù)選擇模塊：定義三位二進(jìn)制數(shù)ss作為選擇數(shù)碼管的變量，ss自加一，當(dāng)ss大于7時(shí)歸零，當(dāng)ss為5、4、3、2、1時(shí)分別將MSL,MSH,SL,SH,ML,MH的值賦給dec_in，當(dāng)ss為6、7時(shí)賦值為零。七段數(shù)碼管譯碼器模塊：根據(jù)數(shù)字的顯示形狀編制真值表，當(dāng)上一模塊dec_in為0~9時(shí)，分別給decodeout賦以一組八位二進(jìn)制數(shù)，使數(shù)碼管顯示相應(yīng)的數(shù)字。2.4控制系統(tǒng)的實(shí)現(xiàn)本設(shè)計(jì)是基于FPGA的數(shù)字跑表的設(shè)計(jì)，利用VerilogHDL語言和QuartusII平臺(tái)以及FPGA實(shí)驗(yàn)操作箱來實(shí)現(xiàn)的?；赒uartusⅡ軟件平臺(tái)，在對(duì)各個(gè)功能局部設(shè)計(jì)和各模塊的VerilogHDL語言的設(shè)計(jì)程序，編譯、仿真。根據(jù)實(shí)驗(yàn)室FPGA芯片，將設(shè)計(jì)生成配置文件，然后將配置文件下載到FPGA上運(yùn)行，操作設(shè)定的功能按鍵，驗(yàn)證設(shè)計(jì)效果。3.系統(tǒng)的軟件設(shè)計(jì)3.1軟件整體設(shè)計(jì)以上分析了數(shù)字跑表的功能和性能參數(shù)要求，確定了數(shù)字跑表的主要功能塊、內(nèi)部連接關(guān)系及I/O關(guān)系，各模塊的連接如下列圖所示。時(shí)基分頻器時(shí)基分頻器模塊計(jì)時(shí)控制模塊計(jì)數(shù)模塊啟動(dòng)/暫停計(jì)數(shù)允許計(jì)數(shù)值顯示段輸出顯示位輸出10ms清零1ms時(shí)鐘數(shù)字跑表模塊框圖設(shè)計(jì)掃描顯示模塊采用verilogHDL設(shè)計(jì)，各局部進(jìn)行編輯，編譯，仿真。編譯，仿真正確后，將各局部進(jìn)行封裝；然后，新建原理圖文件，將各局部的調(diào)出并進(jìn)行連接；在進(jìn)行編譯，管腳鎖定及硬件連線：變量管腳號(hào)硬件連線CLK86CLOCK15CLK189CLOCKH0CLR87SW15PAUSE88SW16decodeout094Adecodeout195Bdecodeout296Cdecodeout397Ddecodeout499Edecodeout5100Fdecodeout637Gdecodeout7160Hss090SS0ss192SS1ss293SS23.2主要模塊軟件設(shè)計(jì)〔主要模塊流程圖和仿真波形圖〕計(jì)數(shù)器模塊波形仿真圖數(shù)字跑表的RTL綜合視圖YYN開始CLR=1?MH=0清零顯示ML=9?YNML=0NMH=MH+1結(jié)束分鐘計(jì)數(shù)進(jìn)程程序流程圖MH=5?YYYN開始CLR=1?MH=0,cn2=1清零顯示SL=9?YNSL=0NSH=SH+1秒計(jì)數(shù)進(jìn)程程序流程圖SH=5?Y結(jié)束YYN開始CLR=1?MH=0清零顯示ML=9?YNML=0NMH=MH+1結(jié)束MH=5?Y分鐘計(jì)數(shù)進(jìn)程程序流程圖4.總結(jié)寫到這里為期一周的EDA課程設(shè)計(jì)就要結(jié)束了，通過近段時(shí)間的學(xué)習(xí)實(shí)踐，我初步掌握了VerilogHDL這種目前應(yīng)用最廣泛的硬件描述語言的編寫方法以及聯(lián)機(jī)驗(yàn)證的整個(gè)流程，圓滿完成了期末設(shè)計(jì)。具體來講，我的思路時(shí)這樣的：1：復(fù)習(xí)、自學(xué)。復(fù)習(xí)課本《數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL》以及老師的課件，重點(diǎn)掌握了VerilogHDL語言的程序設(shè)計(jì)；QuartusⅡ軟件的一些應(yīng)用，比方原理圖的設(shè)計(jì)、波形仿真等；FPGA芯片的下載和運(yùn)行等。2：設(shè)計(jì)。利用自己已有的知識(shí)認(rèn)真分析數(shù)字跑表的功能，對(duì)整個(gè)流程有了初步了解；依照自己的思路在圖書館借閱書籍和網(wǎng)上的資料進(jìn)行了深入分析；完成了此設(shè)計(jì)中最關(guān)鍵的編程工作，這是一個(gè)比擬艱難的過程，寫了又改，改了再改，循環(huán)好幾次后終于QuartusⅡ軟件編譯通過，仿真的波形到達(dá)了理想的結(jié)果。最后是下載到FPGA，連接硬件電路，驗(yàn)證設(shè)計(jì)效果。3：撰寫論文。本以為這是最簡單的一個(gè)環(huán)節(jié)，其實(shí)不然，要把自己想的東西和那些都是字母和數(shù)字的程序用語言表達(dá)出來，也是任重而道遠(yuǎn)。根本格式是什么？要求又是什么？如何做到即簡潔又含金量高呢？根據(jù)老師的建議，帶著一個(gè)個(gè)