集成電路設(shè)計課件

集成電路設(shè)計導(dǎo)論云南大學(xué)信息學(xué)院電子工程系梁竹關(guān)第一部分理論課第一章緒言

1．1集成電路的發(fā)展

1．2集成電路分類

1．3集成電路設(shè)計技術(shù)第二章MOS晶體管

2．1MOS晶體管結(jié)構(gòu)

2．2MOS晶體管工作原理

2．3MOS晶體管的電流電壓關(guān)系

2．4MOS晶體管主要特性參數(shù)

2．5MOS晶體管的SPICE模型第三章MOS管反相器

3．1引言

3．2NMOS管反相器

3．3CMOS反相器

3．4動態(tài)反相器

3．5延遲

3．6功耗第四章半導(dǎo)體集成電路基本加工工藝與設(shè)計規(guī)則

4.1引言

4.2集成電路基本加工工藝

4.3CMOS工藝流程

4.4設(shè)計規(guī)則

4.5CMOS反相器的閂鎖效應(yīng)

4.6版圖設(shè)計第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計

5.1NMOS管邏輯電路

5.2靜態(tài)CMOS邏輯電路

5.3MOS管改進(jìn)型邏輯電路

5.4MOS管傳輸邏輯電路

5.5觸發(fā)器

5.6移位寄存器

5.7輸入輸出（I/O）單元第六章MOS管數(shù)字集成電路子系統(tǒng)設(shè)計

6.1引言

6.2加法器

6.3乘法器

6.4存儲器

6.5PLA第七章MOS管模擬集成電路設(shè)計基礎(chǔ)

7.1引言

7.2MOS管模擬集成電路中的基本元器件

7.3MOS模擬集成電路基本單元電路

7.4MOS管集成運算放大器和比較器

7.5MOS管模擬集成電路版圖設(shè)計第八章集成電路的測試與可測性設(shè)計

8.1引言

8.2模擬集成電路測試

8.3數(shù)字集成電路測試

8.4數(shù)字集成電路的可測性設(shè)計第二部分實驗課

1、數(shù)字集成電路（1）不同負(fù)載反相器的仿真比較；（2）靜態(tài)CMOS邏輯門電路仿真分析；（3）設(shè)計CMOS反相器版圖；（4）設(shè)計D觸發(fā)器及其版圖；（5）設(shè)計模16的計數(shù)器及其版圖（可選）。

2、模擬集成電路設(shè)計一個MOS放大電路（可選）。章次題目教學(xué)時數(shù)第一章緒言2學(xué)時第二章MOS晶體管4學(xué)時第三章MOS管反相器4學(xué)時第四章半導(dǎo)體集成電路基本加工工藝與設(shè)計規(guī)則4學(xué)時第五章MOS管數(shù)字集成電路基本邏輯單元設(shè)計4學(xué)時第六章MOS管數(shù)字集成電路子系統(tǒng)設(shè)計4學(xué)時第七章MOS管模擬集成電路設(shè)計基礎(chǔ)6學(xué)時第八章集成電路的測試與可測性設(shè)計2學(xué)時第九章集成電路設(shè)計軟件介紹6學(xué)時總計36學(xué)時教學(xué)進(jìn)度表參考文獻(xiàn)[1]王志功，景為平，孫玲.集成電路設(shè)計技術(shù)與工具.南京：東南大學(xué)出版社，2007年7月（國家級規(guī)劃教材）.[2]（美）R.JacobBaker,HarryW.Li,DavidE.Boyce.CMOSCircuitDesign,LayoutandSimulation.北京：機械工業(yè)出版社，2006.[3]陳中建主譯.CMOS電路設(shè)計、布局與仿真.北京：機械工業(yè)出版社，2006.[4]（美）WayneWolf.ModernVLSIDesignSystemonSilicon.北京：科學(xué)出版社，2002.[5]朱正涌.半導(dǎo)體集成電路.北京：清華大學(xué)出版社，2001.[6]王志功，沈永朝.《集成電路設(shè)計基礎(chǔ)》電子工業(yè)出版社，2004年5月（21世紀(jì)高等學(xué)校電子信息類教材）.集成電路產(chǎn)業(yè)有三個非常重要環(huán)節(jié)：集成電路設(shè)計、芯片制造和封裝測試。集成電路設(shè)計是以人為主的智力密集型產(chǎn)業(yè)，位于產(chǎn)業(yè)鏈的上游。集成電路(IntegratedCircuit/IC)是指用半導(dǎo)體工藝，如薄膜、厚膜工藝（或這些工藝的組合），把電路有源器件、無源元件及互連布線以相互不可分離的狀態(tài)制作在半導(dǎo)體（如硅或砷化鎵）或絕緣材料基片上，最后封裝在一個管殼內(nèi)，構(gòu)成一個完整的、具有特定功能的電路、組件、子系統(tǒng)或系統(tǒng)。第一章緒言1.1集成電路分類1、按器件結(jié)構(gòu)類型分類（1）雙極（BJT）管集成電路：主要由雙極晶體管構(gòu)成

--只含NPN型晶體管的雙極集成電路（數(shù)字電路）

--含NPN型及PNP型晶體管的雙極集成電路（模擬電路）（2）金屬-氧化物-半導(dǎo)體(MOS)管集成電路：主要由MOS晶體管(單極晶體管)構(gòu)成

--NMOS晶體管

--PMOS晶體管

--CMOS(互補MOS)晶體管（3）雙極-MOS(Bi-MOS)管集成電路：同時包括雙極和MOS晶體管的集成電路為Bi-MOS集成電路，綜合了雙極和MOS器件兩者的優(yōu)點，但制作工藝復(fù)雜。2、按集成電路規(guī)模分類集成度指的是每塊集成電路芯片中包含的元器件數(shù)目。按規(guī)模分類，集成電路則可分成：小規(guī)模集成電路(SmallScaleIC，SSI)、中規(guī)模集成電路(MediumScaleIC，MSI)、大規(guī)模集成電路(LargeScaleIC，LSI)、超大規(guī)模集成電路(VeryLargeScaleIC，VLSI)、特大規(guī)模集成電路(UltraLargeScaleIC，ULSI)和巨大規(guī)模集成電路(GiganticScaleIC，GSI）盡管英語中有VLSI，ULSl和GSI之分，但VLSI使用最頻繁，其含義往往包括了ULSI和GSI。中文中把VLSI譯為超大規(guī)模集成，更是包含了ULSI和GSI的意義。此外，還有按其他標(biāo)準(zhǔn)的一些IC分類，如按電路功能和所處理信號的不同，可分?jǐn)?shù)字或邏輯集成電路（Digital/LogicIC）、模擬集成電路（AnalogIC）和數(shù)模混合集成電路（Digital-AnalogMixedIC）。1.2集成電路的發(fā)展1、描述集成電路工藝技術(shù)水平的五個技術(shù)指標(biāo)（1）集成度（IntegrationLevel）集成度是以一個IC芯片所包含的元件（晶體管或門/數(shù)）來衡量（包括有源和無源元件）。隨著集成度的提高，使IC及使用IC的電子設(shè)備的功能增強、速度和可靠性提高、功耗降低、體積和重量減小、產(chǎn)品成本下降，從而提高了性能/價格比，不斷擴大其應(yīng)用領(lǐng)域，因此集成度是IC技術(shù)進(jìn)步的標(biāo)志。為了提高集成度采取了增大芯片面積、縮小器件特征尺寸、改進(jìn)電路及結(jié)構(gòu)設(shè)計等措施。為節(jié)省芯片面積普遍采用了多層布線結(jié)構(gòu)。硅晶片集成（WaferScaleIntegration-WSI)和三維集成技術(shù)也正在研究開發(fā)。從電子系統(tǒng)的角度來看，集成度的提高使IC進(jìn)入系統(tǒng)集成或片上系統(tǒng)（SoC）的時代。2、特征尺寸(FeatureSize)/（CriticalDimension）特征尺寸定義為器件中最小線條寬度(對MOS器件而言，通常指器件柵電極所決定的溝道幾何長度)，也可定義為最小線條寬度與線條間距之和的一半。減小特征尺寸是提高集成度、改進(jìn)器件性能的關(guān)鍵。特征尺寸的減小主要取決于光刻技術(shù)的改進(jìn)。集成電路的特征尺寸向深亞微米發(fā)展，目前的規(guī)模化生產(chǎn)是0.18μm、0.15μm、0.13μm和0.09μm。3、晶片直徑(WaferDiameter)

為了提高集成度，可適當(dāng)增大芯片面積。然而，芯片面積的增大導(dǎo)致每個圓片內(nèi)包含的芯片數(shù)減少，從而使生產(chǎn)效率降低，成本高。采用更大直徑的晶片可解決這一問題。4、芯片面積(ChipArea)

隨著集成度的提高，每芯片所包含的晶體管數(shù)不斷增多，平均芯片面積也隨之增大。芯片面積的增大也帶來一系列新的問題。如大芯片封裝技術(shù)、成品率以及由于每個大圓片所含芯片數(shù)減少而引起的生產(chǎn)效率降低等。但后一問題可通過增大晶片直徑來解決。5、封裝(Package)IC的封裝最初采用插孔封裝THP(through-holepackage)形式。為適應(yīng)電子設(shè)備高密度組裝的要求，表面安裝封裝(SMP)技術(shù)迅速發(fā)展起來。在電子設(shè)備中使用SMP的優(yōu)點是能節(jié)省空間、改進(jìn)性能和降低成本，因SMP不僅體積小而且可安裝在印制電路板的兩面，使電路板的費用降低60％，并使性能得到改進(jìn)。

60年代，TTL、ECL出現(xiàn)并得到廣泛應(yīng)用。1966年MOSLSI發(fā)明（集成度高，功耗低）。

70年代，MOSLSI得到大發(fā)展（出現(xiàn)集成化微處理器，存儲器），典型產(chǎn)品有64KDRAM，16位MPU。

80年代VLSI出現(xiàn)，使IC進(jìn)入了嶄新的階段（其標(biāo)志為特征尺寸小于2

m，集成度105

個元件/片）典型產(chǎn)品4MDRAM(集成度8×106，芯片面積91mm2，特征尺寸0.8μm，晶片直徑150mm)，于89年開始商業(yè)化生產(chǎn)，95年達(dá)到生產(chǎn)頂峰。2、集成電路發(fā)展簡史

90年代，ASIC、ULSI和巨大規(guī)模集成GSI等代表更高技術(shù)水平的IC不斷涌現(xiàn)，并成為IC應(yīng)用的主流產(chǎn)品。1GDRAM(集成度2.2×109，芯片面積700mm2，特征尺寸0.18μm，晶片直徑200mm)，2000年開始商業(yè)化生產(chǎn)，2004年達(dá)到生產(chǎn)頂峰。集成電路的規(guī)模不斷提高，CPU(P4)己超過4000萬晶體管，DRAM已達(dá)Gb規(guī)模。集成電路的速度不斷提高，采用0.13μmCMOS工藝實現(xiàn)的CPU主時鐘已超過2GHz，實現(xiàn)的超高速數(shù)字電路速率已超過10Gb/s，射頻電路的最高工作頻率已超過6GHz。

21世紀(jì)，集成電路復(fù)雜度不斷增加，系統(tǒng)芯片或稱芯片系統(tǒng)SoC(System-on-Chip)成為開發(fā)目標(biāo)、納米器件與電路等領(lǐng)域的研究已展開?，F(xiàn)在的SOC芯片有三種主要類型，一種是以MPU為核心，集成各種存儲器、控制電路、時鐘電路，乃至I/O和A/D、D/A功能于一個芯片上；另一種是以DSP為核心，多功能集成為SOC；再一種則是上兩種的混合或者把系統(tǒng)算法與芯片結(jié)構(gòu)有機地集成為SOC。它們在IP利用率、通用性、芯片利用率、性能以及設(shè)計周期等方面各具優(yōu)缺點，因此當(dāng)前兼容共存。

1.2.1摩爾定律摩爾定律是由英特爾（Intel）創(chuàng)始人之一戈登·摩爾（GordonMoore）提出來的。其內(nèi)容為：當(dāng)價格不變時，集成電路上可容納的晶體管數(shù)目，約每隔18個月便會增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔18個月翻兩倍以上。沿著Moore定律發(fā)展，必然會提出微電子加工尺度和器件尺度的縮小有無極限的問題。對于加工技術(shù)極限，主要是光刻精度，隨著技術(shù)的不斷發(fā)展，體現(xiàn)為EUV（特短紫外光）的發(fā)展和電子束投影曝技術(shù)的發(fā)展。現(xiàn)在看來，這一極限在近期內(nèi)將不會影響芯片的進(jìn)步。另一方面，來自器件結(jié)構(gòu)（MOS）晶體管的某些物理本質(zhì)上的限制，如量子力學(xué)測不準(zhǔn)原理和統(tǒng)計力學(xué)熱漲落等，可能會使MOSFET縮小到一定程度后不能再正常工作，這就有可能改變今日硅芯片以CMOS為基礎(chǔ)的局面。1、集成電路設(shè)計與制造主要流程框架1.3集成電路技術(shù)簡介

1.3.1集成電路設(shè)計與制造主要流程框架2、IC設(shè)計過程：設(shè)計創(chuàng)意+仿真驗證功能要求綜合、優(yōu)化----網(wǎng)表行為設(shè)計（VHDL）布局布線----版圖Signoff行為仿真時序仿真后仿真圖1.3.2IC設(shè)計過程3、集成電路設(shè)計方法（1）全定制設(shè)計方法適用于要求得到最高速度、最低功耗和最省面積的芯片設(shè)計。（2）半定制設(shè)計方法（i）門陣列設(shè)計法門陣列是指在一個芯片上把形狀和尺寸完全相同的單元排列成陣列，每個單元內(nèi)部含有若干器件，單元之間留有縱向尺寸固定的布線通道。（ii）標(biāo)準(zhǔn)單元設(shè)計法標(biāo)準(zhǔn)單元設(shè)計法是一種庫單元設(shè)計方法。該方法的特點是各個單元版圖具有同一高度，但寬度不等。（iii）可編程邏輯器件設(shè)計法圖1.3.3一個標(biāo)準(zhǔn)單元版圖布局圖1.3.4基于標(biāo)準(zhǔn)單元設(shè)計的版圖規(guī)劃圖4、集成電路的無生產(chǎn)線設(shè)計與代工制造隨著集成電路規(guī)模的爆炸式擴展，模擬數(shù)字混合集成系統(tǒng)的廣泛需要，知識密集型的芯片設(shè)計變得比技術(shù)密集型的芯片制造重要起來。另—方面，集成電路生產(chǎn)的高利潤前景引發(fā)了眾多生產(chǎn)線在世界各地的建造。從而導(dǎo)致了集成電路產(chǎn)業(yè)生產(chǎn)能力的剩余，即生產(chǎn)線“無米下鍋”局面的出現(xiàn)。人們需要更多的功能芯片設(shè)計，從而促進(jìn)了集成電路設(shè)計的發(fā)展并使得不少設(shè)計公司應(yīng)運而生。這些設(shè)計公司擁有設(shè)計人才和技術(shù)，但不擁有生產(chǎn)線，成為無生產(chǎn)線(Fabless)集成電路設(shè)計公司。在國外，現(xiàn)在已有眾多這樣的公司在運作，如美國硅谷就有200多家Fabless集成電路設(shè)計公司，其中有50多家上市公司，臺灣有這樣的中型公司100多家。芯片設(shè)計單位和工藝制造單位的分離，即芯片設(shè)計單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實現(xiàn)(代客戶加工，簡稱代工)，已成為集成電路技術(shù)發(fā)展的一個重要特征。圖1.3.5形象地給出集成電路的無生產(chǎn)線設(shè)計與代工制造之間的關(guān)系。

圖1.3.5集成電路的無生產(chǎn)線設(shè)計與代工制造之間的關(guān)系設(shè)計單位代工單位首先，代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計文件PDK(ProcessDesignKits)通過因特網(wǎng)傳送(或光盤等媒質(zhì)郵寄)給設(shè)計單位，這是一次信息流過程。PDK文件包括工藝電路模擬用的器件的SPICE參數(shù)，版圖設(shè)計用的層次定義，設(shè)計規(guī)則，晶體管、電阻、電容等元件和通孔(via)、焊盤等基本結(jié)構(gòu)的版圖，與設(shè)計工具關(guān)聯(lián)的設(shè)計規(guī)則檢查DRC(DesignRuleCheck)、參數(shù)提取(EXTraction)和版圖電路圖對照LVS(Layout-vc-Schematic)用的文件。設(shè)計單位根據(jù)研究項目提出的技術(shù)指標(biāo)，在自己掌握的電路和系統(tǒng)知識基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/DA工具，進(jìn)行電路設(shè)計、電路仿真(或稱之