模擬版圖中的典型器件-青軟教案資料課件

模擬版圖中的典型器件--青軟模擬版圖中的典型器件電阻電容

BIPOLAR

DIODE電感

FUSE

SEALRING

PAD

ESD電阻

電阻（Resistance）作為集成電路模擬版圖中最常見的器件，類型有多種，版圖設計要求也較高。電阻最常見的類型主要有：

MetalRes：阻值非常低

PolyRes:阻值較低

DiffRes：阻值較高

WellRes：阻值非常高Netlist中的調(diào)用：

RR1AB24000$[RNDD]LVSCommandfile中的定義：

DEVICER(RNDD)rndddevhvndrhvndr

METAL電阻一、Metal電阻畫法：兩端用Via接出，或是直接Metal連接。有效部分是兩端Via中間的部分，附加resDummylayer。這種電阻非常少見，一般會用寄生的方式實現(xiàn)。二、poly電阻畫法：兩端用polycont接出，有效部分是兩端cont間的部分，有效部分加resdummylayer。（不同的制程層次不一樣）NWELL的應用主要是起到更好的保護隔離作用。POLY電阻三、diffusion電阻畫法：兩端用diffusioncont接出，有效部分是兩端cont間的部分，有效部分加resdummylayer。有p/ndiffusion之分（不同的制程層次不一樣）DIFFUSION電阻WELL電阻-NWELL電阻四、well電阻1、nwell電阻畫法：兩端用ndiffusioncont接出，有效部分是兩端cont間的部分，有效部分加resdummylayer。四、well電阻2、pwell電阻畫法：兩端用pdiffusioncont接出，有效部分是兩端cont間的部分，有效部分加reslayer。（別忘記pdiffusion要包pimplant）WELL電阻-PWELL電阻電阻及DUMMY的擺放

電阻與其Dummy要保持嚴格的方向一致，兩側的Dummy長度要與電阻本身長度相同，兩端的Dummy長度可以根據(jù)實際情況調(diào)整。ResDummy可以只用到電阻體層次，其它層次可以不用電阻及DUMMY的擺放

電阻體兩側Dummy可以適當縮小Width，只保持與電阻體的長度一致。電阻及DUMMY的擺放電阻體兩側Dummy還可以作為填充的作用。電阻及DUMMY的擺放電阻矩陣可以很好的實現(xiàn)多個電阻阻值不同的有效擺放電阻及DUMMY的擺放電阻體有時會覆蓋一層臨近金屬層作為對電阻的屏蔽保護措施。電阻電阻電阻注意事項

一、

畫電阻時，要注意其阻值的算法，有經(jīng)驗的前端設計人員會明確每個電阻的具體Width/Length數(shù)值。如果沒有明確，可以根據(jù)lvsCommandfile中的定義算法自己算出所需數(shù)值。二、電阻兩端必須用metal引出，不能跳poly或diffusion。三、電阻加dummy時，dummy電阻與電阻space要一致，長度也要一致。電阻要單獨圍ring,與其他的device隔開。四、多個電阻放置應朝同一個方向，盡量不要從電阻上走線，串聯(lián)的電阻要交叉對稱放置。電阻注意事項電容

電容（Capacitance）同樣是集成電路模擬版圖中最常見的器件，類型也有多種，常見的類型主要有：

PolylCap：會用到兩層Poly來實現(xiàn)

MosCap:利用Mos的Gate與其Source和Drain來實現(xiàn)

MimCap：利用兩層金屬和其之間CTM來實現(xiàn)

MetalCap：利用兩層甚至更多層金屬層來實現(xiàn)，有時會利用Poly跟

metal來實現(xiàn)Netlist中的調(diào)用：

CC1AB2.4p$[MP]LVSCommandfile中的定義：

DEVICEC(MP)pmcapdevpgatepsd

電容的形狀一般是方形最好，但有時根據(jù)需要，在保證有效面積不變的情況下，形狀可以隨意調(diào)整（主要是根據(jù)block的形狀與擺放做相應調(diào)整，保證block為矩形）。進行電容連線時要分清電容的正負極，如右圖，正極為|端。電容一、mos電容畫法：poly是電容的一端，一般為正極。source&drain接在一起做電容的另一端，為負極。還有另一種畫法，和普通mos畫法一樣。(下頁）MOS電容mos電容:Gate為正極Source/Drain為負極。容值很小一般作為Chip中Power的高頻濾波之用。MOS電容二、poly電容畫法：由poly1和poly2組成，需要用metal連接出去，一般poly2為正極。POLY電容二、poly電容右圖為poly電容的剖面圖POLY電容就是（Metal-Insulator-Metal）金屬-絕緣體-金屬結構。畫法：一般是頂層metal與倒數(shù)第二層metal之間新加了一層CTM層次。一般把MIM電容劃為metal電容。三、MIM電容MIM電容畫法：一般是利用多層metal之間的相互寄生效應來實現(xiàn)。三、metal電容METAL電容Metal電容中的“夾心”電容。METAL電容Metal電容中的“梳妝”電容。有些也叫“手指狀”電容METAL電容電容無論以何種方式做，都應該用ring圈起,與其他器件隔開。

電容與其相關的電路不易離太遠，在layout電容時，其面積要計算清楚（有些是定義W/L）。電容的擺放也要注意，盡量均勻、對稱。（如右圖，如果c1與c2電容的個數(shù)是1：8，擺放就按右圖）。電容上面嚴禁走線，尤其是信號線。電容注意事項在要求不是很高的時候電容的形狀可以根據(jù)block的擺放調(diào)整。（注意cap上面有跑線）。電容注意事項

有時會把電容做成小的單位電容，具體擺放時可以根據(jù)不同電路中電容的容值擺放多個單位電容來實現(xiàn)空間的有效利用。電容注意事項在要求較高的時候電容的擺放需要加Dummy電容及DUMMY的擺放電容及DUMMY的擺放

可以說電阻電容在模擬電路中即普通又特殊。普通在于它們是模擬電路中最普通不過的器件。特殊在于它們的不請自到，它們寄生在版圖中的每個角落，無論是數(shù)字版圖還是模擬版圖。怎樣去有效的避免和利用這些寄生出來的不速之客是版圖設計者必須考慮的事情，也是一個優(yōu)秀的版圖設計者的必備素質(zhì)。這就需要我們版圖設計工程師在版圖設計工作開始之前就要仔細斟酌，跑線的長短、跑線的寬度、跑線的層次、跑線的距離等很多因素都要考慮，只有這樣我們才能隨著工作資歷的增加工作素質(zhì)才能全面提高，不然的話只能成為一名LayoutEngineer，永遠不會成為LayoutDesigner。BIPOLAR電阻電容我們講完了再講一下三極管，我們用到最多是雙極型晶體管（Bipolar）。雙極型晶體管類型主要有兩種：

NPN型：一般N型區(qū)作為發(fā)射極

PNP型:一般P型區(qū)作為發(fā)射極雙極型晶體管的做法主要有兩種：橫向和縱向。Netlist中的調(diào)用：

QQ1VDDVINVONPVM=1$EA=1e-10$W=4e-05

$L=2.5e-06LVSCommandfile中的定義：

DEVICEQ(PV)emitemit:1base:1coll:1BIPOLAR

雙極型晶體管尺寸小所以RC較低，所以相應開關速度會提升。雖然可以實現(xiàn)比Cmos更快的開關速度，可以提供較大的驅(qū)動能力，但是由于其較大的功耗使得其使用范圍大大縮小。純粹的BIPOLAR工藝主要應用于功率IC?，F(xiàn)在很多Foundry廠都會在CMOS工藝的基礎上增加一部分工藝來實現(xiàn)BICMOS，利用BIPOLAR的高驅(qū)動能力來當輸出級。實現(xiàn)了BIPOLAR的快速、MOS的高密集度。BIPOLAR

我們之前學習過PN結中，N型區(qū)域存在大量電子，P型區(qū)域存在大量空穴。在ＰＮ結上加一正向電壓，ＰＮ結導通。如果我們在這個ＰＮ結的頂端再加一個Ｎ層，并在兩個Ｎ層之間加一個更高的電壓，結果會是什么樣子的呢？BIPOLAR我們可以根據(jù)右圖的電路來學習一下，如果想讓下面的ＰＮ結導通，需要一個偏置電壓（0.8V），電子通過P區(qū)向左運動（從E到B）。當這些電子遇到來自頂部（C端）的一個更大的電壓時，電子會怎么走？我們的P型區(qū)域很薄，那些流進正偏PN結的電子大部分都跑到上面的Ｎ區(qū)。底部的Ｎ區(qū)發(fā)射電子并被頂部的Ｎ區(qū)收集，因此底部Ｎ區(qū)被成為發(fā)射極（Emitter），頂部的Ｎ區(qū)被稱為集電極（Collector），中間的P型區(qū)為基極（Base）。三極管的三極BIPOLAR之前我們說過bipolar的器件一般功耗比較大，這里我們可以看出，在這個電路中，仍然會有部分的電子通過P區(qū)向左移動，也就是說會有電流從B端流向E端，這部分電流其實是一個損失（但是如果不加這個電壓，這個三極管是不工作的，此處可認為是一個開關）。雙機型晶體管工作時，基極一定存在電流，而且雙極型晶體管開關的越快，需要的電流越大，所以說雙極型晶體管需要更多的功耗。三極管的功耗為什么比較大BIPOLAR

大家知道在場效應管（就是常說的mos管）中，柵的長度L決定了器件的速度，在雙極型管中，由什么決定呢？通過上面的學習，可以知道，NPN的速度由P區(qū)的寬度決定，兩個N區(qū)之間的距離越短，在這個區(qū)域中開關電流的速度就越快。而在制作工藝上，有縱向和橫向之分，我們一般可以理解為：如果載流子是沿著晶體管斷面的垂直方向運動，就稱為縱向；如果載流子是沿著晶體管斷面的水平方向運動，就稱為橫向。一般是縱向C包裹Ｂ，B包裹E；橫向是CE被Ｂ包裹。BIPOLAR

下面我們通過制備一個縱向（Vertical）NPN管的過程來進一步理解器件的版圖。

第一步：制作集電極區(qū)（Collector）首先，用一個N型區(qū)域構建集電區(qū)。注：我們此處的工藝都是基于bicmos的，都是P型硅外延。BIPOLAR

然后在N區(qū)頂部通過外延生長一層P型材料，通過擴散，集電區(qū)面積就變得更大，濃度也更均勻。為了把Ｎ區(qū)埋層材料引出來，另外注入一個足夠深的Ｎ型雜質(zhì)和Ｎ型埋層相接觸，從頂部看到的Ｎ型注入?yún)^(qū)就成為集電極的接觸端。BIPOLAR第二步：制作基極區(qū)（Base）

位于N型埋層上方有一個特殊摻雜的P型區(qū)，它并不覆蓋整個N型埋層，因為還有一部分被注入的N型接觸區(qū)在這兒。由于P型外延，使得整個區(qū)域已經(jīng)成為P型，由于必須十分小心的控制P型基區(qū)的雜質(zhì)濃度，故對其進行了專門的注入，必須保證注入的P區(qū)很淺以得到更快的開關速度。P型外延和基區(qū)的P型區(qū)域濃度不一樣，為了區(qū)分基區(qū)的畫成綠色。BIPOLAR第三步：制作發(fā)射極區(qū)（Emitter）

由于基區(qū)/發(fā)射區(qū)結的制備比基區(qū)/集電區(qū)結的制備要重要的多。因為發(fā)射區(qū)的電子不能輕易越過勢壘，但是，一旦電子通過了基區(qū)，集電區(qū)就好似個接收站，不需要特別控制。

N型發(fā)射區(qū)的面積比N型集電區(qū)要小。BIPOLAR第三步：制作發(fā)射極區(qū)（Emitter）根據(jù)上面的分析我們得出N型發(fā)射區(qū)的面積比N型集電區(qū)要小的結論。而且在基區(qū)擴散以后，其水平方向的寬度遠大于所需要的尺寸，（P型區(qū)域要很?。?，我們就把發(fā)射區(qū)放這里。BIPOLAR三個區(qū)域都已經(jīng)形成，下面只要引出引腳就好了。這種情況就是C包裹Ｂ，B包裹E。這里我們可以想一想它的版圖會是什么樣子的。BIPOLAR下面我們來看一下PNP是什么樣子的？

在基于bicmos工藝制備縱向PNP管時，需要用額外的一層來充分的隔離底部的集電區(qū)，（不可能所有的P型硅外延都算作集電區(qū)，需要隔離出來一部分），因此需要在下面多一層N型擴散層，作為隔離層。額外添加一層材料就意味著需要更多的工藝步驟，花更多的錢，存在更多的出錯幾率，所以，基于bicmos工藝的PNP管子大多是橫向的（Lateral）。BIPOLAR我們下面就學習一下橫向PNP管一個橫向ＰＮＰ管通常包含一個Ｎ型區(qū)（通常是Ｎ阱），這個Ｎ型區(qū)又包含兩個Ｐ型區(qū)，這些都是橫向的。BIPOLAR

一般為了降低阱中的串聯(lián)電阻，我們可以在一次制備過程中構造兩個管子，也就是兩個PNP管共用中央的一個P型區(qū)。BIPOLARNwell制程中NPN型雙極型晶體管BIPOLARNwell制程中PNP型雙極型晶體管BIPOLAR雙極型晶體管做法版圖設計可以多種多樣BIPOLAR雙極型晶體管的擺放要講究對稱，有時還會需要DummyBIPOLAR需要大電流輸出時會用到三極管，而且根據(jù)驅(qū)動能力要求的大小會并多個三極管

前面我們學習了三極管，我們再來了解一下二極管（DIODE）。二極管在電路中主要起到整流作用，在一個完整的CHIP中，二極管常用于ESD部分，還有就是防止天線效應（Antenna）。在版圖實現(xiàn)上也比較簡單主要有三種：

MOS型：利用P/NMos實現(xiàn)電流的單向?qū)p極型晶體管型：短接雙極型晶體管的基極與集電極襯底型：利用現(xiàn)有的襯底等層次實現(xiàn)PN結Netlist中的調(diào)用：

D100ABPDM=1$EA=1e-10LVSCommandfile中的定義：

DEVICED(PD)ndiopsubtndiffDIODEDIODEMos構造二極管：將mos的Gate與Source短接形成一個二極管。Mos構造二極管：將mos的Gate與Source短接形成一個二極管。DIODE雙極型晶體管集電極與基極短接形成一個雙極型晶體管構造的二極管。DIODENwell制程中利用nwell與其中的pdiff之間的PN結構成一個二極管。（思考怎樣才能利用P襯底構造一個二極管)DIODENwell制程中利用Ndiff與P襯底構造一個二極管DIODE電感

電感（Inductance）是一種十分有用的電路元器件。在版圖中出現(xiàn)的幾率比較低，但是很多特殊電路中也會出現(xiàn)，電感的版圖設計要求很高。集成電路中的電感一般是利用金屬層來實現(xiàn)。主要做法有兩種：單層螺旋電感：單層金屬繞圈，單層金屬一般會選用最厚、最寬、電阻率最低的TOP金屬層來實現(xiàn)。多層金屬疊層電感：利用足夠多層金屬相互配合疊層繞圈。

電感在Netlist中的調(diào)用：

Lxxnegposnr=nr$[ind]電感在lvscommandfile中的定義：

DEVICEL(ind)inddevmetal5(NEG)p2ind:1(POS)電感利用metal5的單層繞圈來實現(xiàn)電感電感利用metal1、metal2、metal3疊層繞圈來實現(xiàn)電感（此圖是事例，實際電感復雜得多）電感

電感可以做成各種樣式電感

這是某量產(chǎn)IC中最簡單的單層金屬電感電感

要保證版圖中電感與其他電路之間足夠的空間，因為靠近電感的導線會影響電感品質(zhì)（Q）。在進行電感的版圖設計時要與前端設計人員和工藝廠商充分溝通，使得版圖設計最大可能的滿足前端電路設計人員的設計。電感層次寄生的電阻電容對電感品質(zhì)有很大的影響，因此對版圖設計和工藝要求會很高，一般會有專門的廠家提供一個相關的電感庫，設計人員會根據(jù)電感庫的相關參數(shù)選擇滿足自己設計要求的電感類型.

同樣電感會寄生于集成電路中每個地方，一定要注意盡量減小和避免寄生電感，避免把連線布成螺旋狀。尤其要注意電源走線，電源走線的寄生電感很容易使芯片失效。電感FUSE

除了以上眾多模擬器件以外，還有一種很重要的器件：Fuse。Fuse在電路中一般起到限流的電路保護作用。還有一種作用是作為電路的邏輯選擇（option）。實際上在定義Fuse時一般會將其作為一種電阻來定義。由于之前電阻已講到，在這里我們只做簡單介紹，利用圖片看一下實際的Fuse版圖。實際電路中的Fuse表示FUSEFUSEFUSEFUSE作為邏輯選擇之用的Fuse陣列FUSEWHOLECHIP

對于WholeCHIP來說，還有一些其他的特殊器件，比如說：Seal_Ring、PAD、ESD等。下面分別對這些器件來做一些簡單的介紹。SEALRINGSealRing很容易和劃片糟弄混。劃片槽叫Scribeline，是晶圓切割的中心線。Seal_Ring是一個Chip的版圖中不可缺少的一部分，是一圈圍在ChipDevice外圍的保護線路。由于Seal_Ring是一種非標準Device，在spice中往往不作為Device來調(diào)用，也不會在Lvscommandfile中定義。由于其做法特殊，Drccommandfile一般對其不做check，其上面所產(chǎn)生的drc錯誤當假錯來處理，所以在進行期版圖設計時，一定要按照Design_rule仔細布局。SealRing它的作用有兩個：主要作用是防止芯片在切割的時候的機械損傷，尤其是芯片的四個角一般都不要放重要器件；其次的作用是SealRing接地，屏蔽芯片外的干擾。

SealRing從襯底（大多數(shù)是從P襯底，N阱，到Pdiff，Contact，Metal1，Mvia，Metal2……..直到Top_Metal，這樣芯片中每一層都會在CHIP的外圍形成一圈，這樣便能夠使芯片內(nèi)的各種期間和連線很好的受到機械和電氣的保護。大家可以試想一下拋面圖,sealring一定要和芯片同厚的,這樣才能起到保護作用,所以從底層到TOP層都的包括。一般SealRing都是接地。SEALRING

在這個芯片的最外圍有一個紅色的圓圈，這便是Seal_RingSEALRING這是一個完整的Seal_Ring，下頁是其局部的放大圖。SEALRINGSeal_Ring的局部放大圖SEALRINGSeal_Ring的相關Rules，我們可以在右邊看到Seal_Ring所用到的每層Layer。SEALRINGPADPAD作為IC輸出的窗口，在CHIP中起到了至關重要的作用。PAD的Size一般較大，數(shù)目較多其版圖擺放具有一定的技巧，PAD擺放合理與否直接關系到后端流程Bonding的成功與否。

PAD的版圖設計要嚴格遵從Design_rules的要求，但是一般來說PAD的版圖設計比較簡單，難度在與PAD的擺放要滿足CHIP大小與美觀兼顧。

此CHIP中的PAD擺放還沒有達到最優(yōu)，我們可以找找看哪些地方是可以改進的。PADPAD主要結構一般由金屬與VIA構成，從最頂層金屬開始用VIA鏈接到Design_rules中所規(guī)定的PAD連接所需最底層金屬。PADPAD主要結構一般由金屬與VIA構成，從最頂層金屬開始用VIA鏈接到Design_rules中所規(guī)定的PAD連接所需最底層金屬。ESDPADPAD主要結構一般由金屬與VIA構成，從最頂層金屬開始用VIA鏈接到Design_rules中所規(guī)定的PAD連接所需最底層金屬。PADPAD主要結構一般由金屬與VIA構成，從最頂層金屬開始用VIA鏈接到Design_rules中所規(guī)定的PAD連接所需最底層金屬。PADDesign_rule中關于擺放PAD一般會要求PADSpace和是否DoublePad，以及是否可以實現(xiàn)多排擺放。PADESD我們在WholeChip中還可以看到很多大尺寸的Mos。這些mos便是Chip中的ESD保護線路。整個CHIP的I/O部分都會有ESD保護線路。ESD這只是局部放大的示意圖，實際上這個版圖只是演示用。ESDESD（Electro-StaticDischarge）即“靜電放電”，多數(shù)電子元器件是靜電敏感器件。在制造、運輸和使用過程中極易造成損壞，因此有必要在IC內(nèi)部采取防靜電保護措施。我們在版圖中看到的接pad的大mos，那種做法就是為了防止靜電放電而做的保護電路。ESDprotectmos主要的作用就是給ESD電流提供一個泄放的路徑,不讓其流經(jīng)內(nèi)部電路,對內(nèi)部電路造成損壞.ESDprotectmos和普通的mos管畫法不一樣,一般Foundry廠有專門的ESDrule來供IC設計人員作參考，但是有時候IC設計人員會根據(jù)自己的經(jīng)驗對ESD器件作修改。ESD比較常見的幾種ESD保護結構ESD比較常見的幾種CMOS類型的ESD保護結構ESD由于時間限制我們在這里只對MOS類型的ESD保護結構及其版圖設計方法做簡單介紹。為提升CMOSIC的ESD防護能力，在輸入/輸出PAD的ESD保護元件尺寸都會比較大，以期利用大尺寸的元件設計來提升ESD防護能力。這些大尺寸的元件在布局上經(jīng)常畫成手指狀（finger-type），比如一個nmos元件其W/L=1000/0.6，我們在設計時就可以做成10根100/0.6的nmos并聯(lián)。這樣可以有效提升ESD的反應速度，提高ESD防護的可靠性。ESD一般來講ESD部分的CMOS會按照特殊的Designrule來設計成非對稱的MOS結構。我們前面所用到的MOS大多是對稱的（Source/Drain結構相同，可以互換），但是非對稱MOS（Source/Drain結構不同，不可以互換）在高壓電路部分使用非常廣泛。非對稱MOS的Source/Drain結構甚至是所用到的層次也不同。ESD部分所用到的MOS大多遵從以幾個特點：1、尺寸較大，Width非常大，Length一般不會采用最