第八章-CMOS時序邏輯電路課件

第八章CMOS時序邏輯電路第一節(jié)基本的雙穩(wěn)存儲單元第二節(jié)鎖存器和觸發(fā)器第三節(jié)動態(tài)時序電路第四節(jié)移位寄存器實現(xiàn)存儲的兩種方式：1、存在電容上（動態(tài)）只能短時存儲（毫秒量級）需要刷新快速、簡單、低功耗2、利用正反饋只要不斷電則始終存儲利用了正反饋，能夠再生常用于較少變化的場合，一般是時鐘控制CombinationalLogicclockOutputsStateRegistersNextStateCurrentStateInputsT(clockperiod)第一節(jié)基本的雙穩(wěn)存儲單元雙穩(wěn)電路應用最廣泛的時序電路單穩(wěn)電路非穩(wěn)電路最簡單的是環(huán)形振蕩器基本的雙穩(wěn)存儲單元

兩個反相器的輸入輸出交叉耦合構成具有存儲功能的雙穩(wěn)態(tài)電路只有兩個穩(wěn)定狀態(tài)，表示存0和存1但這種單元無法實現(xiàn)狀態(tài)控制，不實用第二節(jié)鎖存器和觸發(fā)器鎖存器－在時鐘等的控制下進行采樣和保持，透明的透明模式，當時鐘為高/低時，把輸入信號傳遞到輸出Q，電位敏感型電路觸發(fā)器(邊緣觸發(fā))－在時鐘變化沿控制下改變狀態(tài)，不透明的，采樣輸入和改變輸出是分離的邊緣敏感電路，在時鐘變化時對輸入采樣正沿觸發(fā):01

負沿觸發(fā):10一般采用鎖存電路構成(e.g.,主從觸發(fā)器)Latch-upFlipFlop（FF）鎖存器和觸發(fā)器的對比NORSR鎖存器Q為正碼輸出端Q為反碼輸出端S為置位端R為復位端R、S不能同時為1NANDSR鎖存器R、S不能同時為0時鐘控制的NORSR鎖存器時鐘為高時，S、R信號有效時鐘為低時鎖存原狀態(tài)，S、R信號無效時鐘控制的CMOSJKLatchCK為低，鎖存原狀態(tài)，J、K沒有控制作用，CK為高J、K控制端有效JK控制端消除了RS控制中的不定（禁止態(tài)）J＝K＝0時鎖存J＝K＝0時鎖存J＝1,K＝0置位；J＝0，K＝1復位J=K=1,狀態(tài)翻轉時鐘控制的CMOSDLatchS=R=Dclock數(shù)據(jù)通過數(shù)據(jù)保持時鐘控制的CMOSDLatch觸發(fā)器FF觸發(fā)器(邊緣觸發(fā))－在時鐘變化沿控制下改變狀態(tài)，不透明的，采樣輸入和改變輸出是分離的。采用主從結構可以實現(xiàn)輸入、輸出分離?？梢员苊庠贑K為高的有效期間，控制端S、R因狀態(tài)多次變化而出現(xiàn)的不必要的狀態(tài)翻轉采用靜態(tài)存儲和動態(tài)存儲相結合構成準靜態(tài)主從觸發(fā)器電路D觸發(fā)器有直接置位（SD）和直接復位（RD）端的D觸發(fā)器D觸發(fā)器基礎上構成的T觸發(fā)器T=0時保持T＝1時翻轉clockInOutdatastableoutputstableoutputstabletimetimetimetsutholdtc-q觸發(fā)器的時序要求T

tc-q+tplogic+tsutsu數(shù)據(jù)建立時間，thold數(shù)據(jù)保持時間非理想兩相時鐘的問題!clkclkIdealclocks!clkclk非理想時鐘，一般稱為時鐘歪斜clockskew1-1overlap0-0overlapDclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4競爭、紊亂–clk和!clk同時為高(1-1overlap)D和Q間瞬時導通，引起競爭；而且B和D同時驅動Aclk和!clk同時為低時(0-0overlap)，信號需要動態(tài)存儲第三節(jié)動態(tài)時序電路實現(xiàn)存儲的兩種方式：1、存在電容上（動態(tài)）只能短時存儲（毫秒量級）需要刷新快速、簡單、低功耗2、利用正反饋只要不斷電則始終存儲利用了正反饋，能夠再生常用于較少變化的場合，一般是時鐘控制CombinationalLogicclockOutputsStateRegistersNextStateCurrentStateInputsT(clockperiod)npCMOS中利用C2MOS鎖存T1T2I1I2QQMDC1C2!clkclkclk!clk!clkclkmaster

transparentslavehold

master

holdslavetransparent

masterslave動態(tài)D觸發(fā)器T1T2I1I2QQMDC1C2!clkclkclk!clk!clkclk時鐘歪斜問題clk!clk!clkclkQMC1C2QDM1M3M4M2M6M8M7M5MasterSlave!clkclkmastertransparentslave

hold

master

holdslave

transparent

ononoffoffononoffoff時鐘歪斜不敏感的C2MOS觸發(fā)器D鎖存器的時序要求D觸發(fā)器的時序要求有限狀態(tài)機FiniteStateMachine流水線pipelineVLSI系統(tǒng)結構時鐘設計時的考慮目標：減少時鐘的延遲時間并改善時鐘的上升、下降時間；減少時鐘的歪斜。時鐘的延遲時鐘出現(xiàn)的問題：時鐘歪斜clockskew：希望相同的時鐘邊緣在空間上出現(xiàn)了變化時鐘緊張clockjitter：時鐘邊緣在時間上出現(xiàn)的變化脈沖寬度的變化時鐘歪斜和緊張tsk時鐘歪斜，tjs時鐘緊張時鐘歪斜和緊張都將影響時鐘的有效周期時鐘歪斜將引起邊緣競爭產(chǎn)生非理想時鐘的原因f時鐘的H分布改善時鐘的非理想分布時鐘設計是高性能數(shù)字系統(tǒng)中的關鍵DECAlpha21164(EV5)300MHzclock(9.3milliontransistorsona16.5x18.1mmdiein0.5micronCMOStechnology)singlephaseclock3.75nFtotalclockloadExtensiveuseofdynamiclogic第四節(jié)移位寄存器shiftregister常用于乘法器及浮點運算及數(shù)據(jù)的串并轉換等DataIn控制=DataOut移位數(shù)量移位方向移位類型移位寄存器單向串入-串出移位寄存器SISOSerialInputSerialOutputSerialInputParellelOutput10000…單向串入-并出移位寄存器SIPOSerialInputParellelOutput雙向移位寄存器4位通用移位寄存器功能

保持、右移、左移、并入、復位4位通用移位寄存器邏輯圖rgtnopleftAiAi-1Bi-1BiAiAi-1rgtnopleftBiBi-1A1A0010A1A0A1A01000A1A1A0001A00移位器，shifter4-bitBarrelShifter4位筒式移位器A0A1A2A3B0B1B2B3Sh1Sh2Sh3Sh0Sh1Sh2Sh3Example:Sh0=1

B3B2B1B0=A3A2A1A0Sh1=1B3B2B1B0=A3A3A2A1

Sh2=1B3B2B1B0=A3A3A3A2Sh3=1B3B2B1B0=A3A3A3A3計數(shù)器

counter記錄脈沖的個數(shù)加、減、可逆同步、異步計數(shù)器的模－所計數(shù)的長度，即級數(shù)器所經(jīng)歷的狀態(tài)數(shù)n個觸發(fā)器最多經(jīng)歷2n個狀態(tài)，則作為二進制計數(shù)器級數(shù)長度為N＝2n若計數(shù)長度M小于2n