《數字邏輯》07-08期末考試試題(A卷)

PAGEPAGE2武漢大學計算機學院《數字邏輯》期末考試試題（A卷）2007—2008學年第二學期（閉卷考試）班號：學號：姓名：成績：（注：答案全部寫在答題紙上）一、填空題（每空1分，共16分）1、（27.5）10=（）2=（）162、已知x=-0.1011，則[x]補=（）3、奇偶校驗碼可檢測（）位錯，但不能定位和糾錯4、每個雙穩(wěn)態(tài)觸發(fā)器可記錄（）位二進制碼5、十進制數347對應的8421BCD碼是（）6、三態(tài)門的三種輸出狀態(tài)是（）、（）、（）7、有兩個相同型號的TTL與非門，甲的開門電平為1.6V,乙的開門電平為1.7V，試問在輸入相同高電平時，（）的抗干擾能力強。8、的反函數是（），對偶函數是（）9、組合邏輯電路的競爭可分為（）競爭和（）競爭兩種類型。10、用5G555構成的單穩(wěn)觸發(fā)器的暫穩(wěn)態(tài)持續(xù)時間tw的寬度與（）有關。11、脈沖異步時序邏輯電路的狀態(tài)（）同時變化的。二、單項選擇題（每空2分，共14分）1、能夠直接將輸出端相連實現“線與”的邏輯門是（）A.與門B.或門C.OC門D.與或非門2、三一八譯碼器74138能夠正常工作的條件是使能端必須為（）A.100B.011C.101D.1103、對上升沿觸發(fā)的鐘控觸發(fā)器，其狀態(tài)翻轉的時刻發(fā)生在（）A.CP為0時B.CP由0到1時C.CP由1到0時D.CP為1時4、同步時序邏輯電路中，狀態(tài)編碼采用相鄰編碼法的主要目的是（）A.減少觸發(fā)器個數B.提高電路可靠性C.提高電路工作速度D.減少電路中的邏輯門，使電路結構最簡5、電平異步時序邏輯電路，不允許兩個或兩個以上輸入信號（）A.同時為1B.同時為0C.同時改變D.同時出現6、對完全確定原始狀態(tài)表中的5個狀態(tài)A、B、C、D、E進行化簡，若有（B、C）、（B、D）等效，則最簡狀態(tài)表中只有（）個狀態(tài)A.2B.3C.4D.57、某同步時序邏輯電路的最簡狀態(tài)表中有11個狀態(tài)，則設計該電路最少需要（）個觸發(fā)器。A.3B.4C.5D.15三、化簡邏輯函數（每小題5分，共10分）1、用代數法把函數化成最簡與一或式11AB11&F1F211AB11&F1F2F3F4&&&四、分析題（每小題10分，共20分）1、分析圖1所示組合邏輯電路①寫出輸出函數表達式②列出真值表③說明電路功能圖1y2yy2y12、分析圖2所示脈沖異步時序邏輯電路①寫出激勵函數表達式②作出狀態(tài)表和狀態(tài)圖圖2③作出時間圖并說明電路功能（設初態(tài)y2y1=00）圖2五、設計題（每小題10分，共20分）1、作出“1111”序列檢測器的Moore模型原始狀態(tài)圖和狀態(tài)表，電路有一個串行輸入端x，一個輸出端z。當x輸入的隨機序列中出現連續(xù)4個或4個以上1時，輸出z為1，否則z為0，其典型輸入輸出序列如下：輸入x：011011111010輸出z：0000000110002、用J-k觸發(fā)器和適當的邏輯門設計一個Mealy模型同步八進制可逆計數器。電路有一個輸入x，一個輸出z。x=0在時鐘脈沖作用下，作加1計數，x=1作減1計數；輸出z等于1表示進位或借位。（J-k觸發(fā)器激勵表如下）：JK000110110d1dd1d0六、綜合應用題（每小題10分，共20分）1、用PLA設計一個組合邏輯電路，該電路用于比較二個一位二進制數A、B的大小，產生大于（F1）、小于（F2）、等于（F3）三種比較結果2、用四位