2016年4月自考06169電子電路EDA技術(shù)試題及答案含解析

電子電路技術(shù)年月真題

06169EDA20164

1、【單選題】用戶通過一些具有通用性的單元元件或半成品硬件來制作,并且在使用時僅需

要考慮電路邏輯功能和各功能模塊之間的合理連線的芯片是

全定制ASIC

半定制ASIC

A:

晶體管芯片

B:

存儲器芯片

C:

答D:案：B

解析：用戶通過一些具有通用性的單元元件或半成品硬件來制作,并且在使用時僅需要考

慮電路邏輯功能和各功能模塊之間的合理連線的芯片是半定制ASIC。

2、【單選題】設(shè)計處理的過程包括:邏輯優(yōu)化和綜合、映射、布局布線及

邏輯化簡

網(wǎng)表文件合并

A:

邏輯元件互連

B:

生成編程數(shù)據(jù)文件

C:

答D:案：D

解析：設(shè)計處理主要包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布

線、生成編程數(shù)據(jù)文件等過程。

3、【單選題】EDA軟件工具大致分為五個模塊:設(shè)計輸入編輯器、HDL綜合器、仿真器、適配

器及

優(yōu)化器

布局布線器

A:

下載器

B:

轉(zhuǎn)換器

C:

答D:案：C

解析：EDA工具大致可以分為五個模塊:(1)設(shè)計輸入編輯器HDL綜合器(3)仿真器(4)

適配器(或布局布線器)(5)下載器。

4、【單選題】在ISEFoundation工具中,實現(xiàn)FPGA/CPLD的配置和通信的工具是

ECS

XST

A:

HDLBench

B:

iMPACT

C:

答D:案：D

解析：在ISEFoundation工具中,實現(xiàn)FPGA/CPLD的配置和通信的工具是iMPACT。

5、【單選題】設(shè)a=4’b1101,b=4’b1010.按照VerilogHDL語法,執(zhí)行語句assignc=a&b;

則c

4’b0001

4’b0010

A:

4’b0100

B:

4’b1000

C:

答D:案：D

6、【單選題】根據(jù)IPCore使用的方式不同,IPCore設(shè)計者可以按三種形式設(shè)計供集成選

擇的IPCore可再用、可重定目標(biāo)以及

可配置

可移植

A:

可集成

B:

可分析

C:

答D:案：A

解析：IP核的選擇根據(jù)IP使用的劃分,IP建立者可按下列三種形式設(shè)計IP:可再用、

可重定目標(biāo)以及可配置。

7、【單選題】已完成對性能、尺寸和功耗的優(yōu)化,并對一個特定的工藝技術(shù)進行映射,以集成

電路版圖形式提供的IP模塊是

硬核

固核

A:

軟核

B:

嵌入式核

C:

答D:案：A

解析：硬核（HardCore）經(jīng)驗證的具有特定電路功能的集成電路版圖稱為硬核硬核。已完

成對性能尺寸和功耗的優(yōu)化，并對一個特定的工藝技術(shù)進行映射，具有可保證的性能。因

此，在系統(tǒng)設(shè)計時，硬核只能在整個設(shè)計周期中被當(dāng)成一個完整的庫單元處理。

8、【單選題】在Modelsim中編譯Xilinx器件的仿真庫時,添加的Simprim仿真庫用于

綜合后仿真

編譯后仿真

A:

映射后仿真

B:

布局布線后仿真

C:

答D:案：D

解析：在ModelSim中編譯器件的仿真庫時,使用的仿真庫的名稱可以隨意定義,只要滿足

操作系...Simprim_ver:這個庫用于布局布線后的仿真。

9、【單選題】在進行時序仿真前,需產(chǎn)生的支持時序仿真的文件有:綜合布局布線生成的網(wǎng)表

文件,測試激勵、元件庫及

具有時延信息的反標(biāo)文件

HDL程序

A:

引腳鎖定信息

B:

功能仿真波形

C:

答D:案：A

解析：在進行時序仿真前,需產(chǎn)生的支持時序仿真的文件有:綜合布局布線生成的網(wǎng)表文件,

測試激勵、元件庫及具有時延信息的反標(biāo)文件。

10、【單選題】互連結(jié)構(gòu)上歸類為統(tǒng)計型的PLD是

CPLD

GAL

A:

FPGA

B:

PLA

C:

答D:案：C

解析：互連結(jié)構(gòu)上歸類為統(tǒng)計型的PLD是FPGA。

11、【單選題】FPGA的配置按照主被動以及串/并行可以使用的配置模式有從動串行,從動并

行,主動串行,主動并行和

JTAG模式

MS模式

A:

SS模式

B:

MSAP模式

C:

D:

答案：A

解析：FPGA的配置按照主被動以及串/并行可以使用的配置模式有從動串行,從動并行,主

動串行,主動并行和JTAG模式。

12、【單選題】Xilinx公司的三類SOPC嵌入式內(nèi)核分別是:PicoBlaze、MicroBlaze和

CoreConnect

powerPC

A:

LMB

B:

PLB

C:

答D:案：B

解析：Xilinx公司的嵌入式解決方案以3類RISC結(jié)構(gòu)的微處理器為核心,涵蓋了系統(tǒng)硬件

設(shè)計和軟件調(diào)試的各個方面。3類嵌入式內(nèi)核分別為:PicoBlaze、MicroBlaze和PowerPC,

其中PicoBlaze和MicroBlaze是可裁剪的軟核處理器，PowerPC為硬核處理器。

13、【單選題】下面哪項屬于基于EDK的嵌入式設(shè)計中的軟件設(shè)計工作范疇?

使用EDK工具進行硬、軟核集成

將EDA生成的HDL代碼用ISE進行綜合、布局布線、仿真

A:

將編譯、鏈接后生成的可執(zhí)行程序下載到目標(biāo)器件,進行硬件級的調(diào)試、測試和優(yōu)化

B:

使用ISE編程器將生成的配置文件下載到FPGA,進行后端驗證和測試

C:

答D:案：C

14、【單選題】Xilinx公司提供的在線邏輯分析儀是

JTAG

ChipScopePro

A:

Floorplanner

B:

PROMFileFormatter

C:

答D:案：B

解析：Xilinx公司提供的在線邏輯分析儀是ChipScopePro。

15、【單選題】Synplicity公司提供的針對FPGA和CPLD實現(xiàn)的邏輯綜合工具是

XST

Synplify

A:

ISEsimulator

B:

Xpower

C:

D:

答案：B

解析：SynplifyPro和SynplifyPremier是Synplicity公司提供的專門針對FPGA和

CPLD實現(xiàn)的邏輯綜合工具,Synplicity的工具涵蓋了可編程邏輯器件(FPGAs、PLDs和

CPLDs)的綜合,驗證，調(diào)試，物理綜合及原型驗證等領(lǐng)域。

16、【判斷題】EDA技術(shù)中的硬件軟化是指硬件的設(shè)計使用軟件編程的方式進行,整個設(shè)計和

修改過程如同完成軟件設(shè)計一樣方便和高效。

正確

錯誤

A:

答B(yǎng):案：A

17、【判斷題】ISEFoundation集成工具中的Floorplanner可以編輯與I/O引腳和面積約

束相關(guān)的用戶約束文件。

正確

錯誤

A:

答B(yǎng):案：B

解析：錯誤。把“可以”改為“不可以”。

18、【判斷題】通用型IPCore除IPCore本身的設(shè)計外,還需要有良好的開發(fā)環(huán)境,軟件支

持及完善的服務(wù)體系,其技術(shù)門檻較高,利潤空間較大。

正確

錯誤

A:

答B(yǎng):案：B

解析：錯誤。把“通用型”改為“嵌入式”。

19、【判斷題】通過改變Xilinx的FPGA芯片的M?,M?,Mo管腳的連接,可以實現(xiàn)FPGA下載配

置模式的切換。

正確

錯誤

A:

答B(yǎng):案：A

20、【問答題】簡述現(xiàn)代數(shù)字系統(tǒng)的設(shè)計流程。

答案：答：現(xiàn)代數(shù)字系統(tǒng)的設(shè)計流程是指用EDA軟件和編程工具對PLD進行開發(fā)的過程。

主要有以下幾步:(1)整體構(gòu)思設(shè)計,完成設(shè)計準(zhǔn)備;(2)用HDL等邏輯描述手段完成設(shè)

計輸入;(3)利用功能仿真確保設(shè)計的可行性與正確性;(4)利用EDA工具的邏輯綜合功

能,將功能描述轉(zhuǎn)換為某一具體芯片的網(wǎng)表文件,輸出給相應(yīng)的布局布線適配器;(5)邏輯

化簡及優(yōu)化、邏輯映射及布局布線;(6)利用產(chǎn)生的仿真文件進行功能和時序方面的驗證,

以確保實際系統(tǒng)的性能;(7)進行器件測試,并針對特定目標(biāo)芯片的邏輯映射和編程下

載。

21、【問答題】什么是IPCore的復(fù)用?在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中采用Core復(fù)用的優(yōu)點是什么?

答案：答：IPCore的復(fù)用是指在設(shè)計新產(chǎn)品時采用已有的各種功能模塊,只進行非常有限

的修改,從而在規(guī)定的周期時間內(nèi)研發(fā)出復(fù)雜的設(shè)計。在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中采用

IPCore復(fù)用的優(yōu)點是:減少了設(shè)計的人力和風(fēng)險,縮短了設(shè)計周期,確保優(yōu)良品質(zhì),為設(shè)計人

員和研發(fā)機構(gòu)贏得讓產(chǎn)品迅速上市的時間。

22、【問答題】簡述功能仿真和時序仿真各自的目的。如果功能仿真波形顯示設(shè)計出錯,應(yīng)

進行哪些設(shè)計文件的修改?

答案：答：功能仿真是直接對HDL語言、原理圖描述或其他形式描述的邏輯功能進行測試

模擬,沒有延時信息和具體器件信息,目的是了解實現(xiàn)的功能是否滿足原設(shè)計的要求。如果

功能仿真波形顯示設(shè)計出錯,應(yīng)返回設(shè)計輸入的HDL程序文本、狀態(tài)圖、原理圖等文件中

檢查修改邏輯設(shè)計,然后再做功能仿真,直到錯誤消除為止。時序仿真是在選擇了具體器

件并完成布局布線后進行的時序檢驗時序仿真包含了器件的硬件特性參數(shù)和內(nèi)部連線延時

的仿真,接近于真實器件的運行特性,仿真精度高。目的是檢驗設(shè)計與真實器件性能是否基

本相同,對設(shè)計性能作整體上的分析,檢查和消除競爭冒險。

23、【問答題】FPGA和CPLD分別是基于什么結(jié)構(gòu)的可編程邏輯器件?FPGA和CPLD的基本結(jié)

構(gòu)由哪幾種可編程部分組成?

答案：答：CPLD是基于乘積項結(jié)構(gòu)的可編程邏輯器件。其基本結(jié)構(gòu)至少包含三種可編程部

分:可編程邏輯塊、可編程I/O單元、可編程內(nèi)部連線。FPGA是基于查找表結(jié)構(gòu)的可編

程邏輯器件。其基本結(jié)構(gòu)至少包含三種可編程部分:可編程邏輯模塊CLB、周邊可編程I/O

單元IOB、布線通道中的互連資源。

24、【問答題】分析下面的VerilogHDL源程序,回答問題。

(1)完程序填空。(2)如果

輸入信號值如題27表所示,寫出功能仿真后相應(yīng)的輸出信號值完成表格填空。

答案：(1)out2,out1,[2：0](2)3’b001,3’b101

25、【問答題】分析下面的VerilogHDL源程序,回答問題。

(1)完成程序填空。(2)畫

出test2.v綜合后的電路圖。

答案：

26、【問答題】用VerilogHDL設(shè)計一個3位二進制編碼器電路,其真值表如題29表所

示。說明:(1)輸入信號:

I7、I6、I5、I4、I3、I2、I1、I0:均是位寬為1bit的信號(2)輸出信號:Y2、Y1、Y:

均是位寬為1bit的信號。

答案：

27、【問答題】用VerilogHDL設(shè)計一個異步復(fù)位、同步使能的六十進制計數(shù)器。對時鐘

clk上升沿進行計數(shù)。具體要求如下:(1)輸入信號:clk:時鐘信號。