第5章 集成信號(hào)發(fā)生器

第5章集成信號(hào)發(fā)生器

5.1模擬集成函數(shù)發(fā)生器

5.2直接數(shù)字頻率合成技術(shù)

5.3基于FPGA的DDS任意波形發(fā)生器12/26/20231集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.1模擬集成函數(shù)發(fā)生器5.1.1由集成運(yùn)放構(gòu)成的方波和三角波發(fā)生器5.1.2由ICL8038構(gòu)成的集成函數(shù)發(fā)生器5.1.3由MAX038構(gòu)成的集成函數(shù)發(fā)生器12/26/20232集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.1.1由集成運(yùn)放構(gòu)成的方波和三角波發(fā)生器第一級(jí)A1組成遲滯電壓比較器，輸出電壓uo1為對(duì)稱的方波信號(hào)。圖5-1-1方波和三角波發(fā)生器第二級(jí)A2組成積分器，輸出電壓uo為三角波信號(hào)。

12/26/20233集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院設(shè)穩(wěn)壓值為UZ，則比較器輸出的高電平為+UZ，低電平為-UZ。工作原理由圖可得A1同相端的電壓為12/26/20234集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院則可求得電壓比較器翻轉(zhuǎn)時(shí)的上門限電位為門限寬度為由于此電壓比較器的u-=0，令u+=0下門限電位為

12/26/20235集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院當(dāng)t=0時(shí)，反相積分器的輸出電壓為當(dāng)t=t1時(shí)，方波和三角波的周期為

12/26/20236集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院方波和三角波的頻率為改變UZ可改變輸出電壓uo1、uo的幅度；改變（R1/R2）的比值可改變周期或頻率，同時(shí)影響三角波輸出電壓的幅度，但不影響方波輸出電壓的幅度；改變n和R4C1可改變頻率，不影響輸出電壓幅度。12/26/20237集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-2方波和三角波的輸出波形12/26/20238集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院1.ICL8038的性能特點(diǎn)和主要參數(shù)5.1.2由ICL8038構(gòu)成的集成函數(shù)發(fā)生器ICL8038是精密波形產(chǎn)生與壓控振蕩器，是一塊單片多種信號(hào)發(fā)生器IC，它能同時(shí)產(chǎn)生正弦波、方波、三角波，是一種性能價(jià)格比高的多功能波形發(fā)生器IC。因?yàn)镮CL8038信號(hào)發(fā)生器是單片IC，所以制作和調(diào)試均較簡(jiǎn)單、方便，也較為實(shí)用、可靠，人們常稱其為實(shí)用信號(hào)發(fā)生器。12/26/20239集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院ICL8038具有以下主要參數(shù)和主要特點(diǎn)①工作頻率范圍：0.001Hz～500kHz。②波形失真度：不大于0.5％。③同時(shí)有三種波形輸出：正弦波、方波、三角波。④單電源為+10V～+30V，雙電源為±5V～±15V。⑤足夠低的頻率溫漂：最大值為50ppm/oC。⑥改變外接R、C值，可改變輸出信號(hào)頻率范圍。⑦外接電壓可調(diào)制或控制輸出信號(hào)頻率和占空比。⑧使用簡(jiǎn)單，外接元件少。12/26/202310集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院2.ICL8038的內(nèi)部結(jié)構(gòu)和引腳排列圖5-1-4ICL8038的引腳排列圖圖5-1-3ICL8038的內(nèi)部結(jié)構(gòu)圖12/26/202311集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院ICL8038的引腳及其功能如下：1腳SINADJ1、12腳SINADJ2：正弦波波形調(diào)整端。通常SINADJ1開路或接直流電壓，SINADJ2接電阻REXT到V-，用以改善正弦輸出波形和減小失真。圖5-1-5正弦波失真度調(diào)節(jié)電路一調(diào)節(jié)100k

電位器RP，可以將正弦波的失真度減小到1％。12/26/202312集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-6正弦波失真調(diào)節(jié)電路二當(dāng)要求獲得接近0.5％失真度的正弦波時(shí)，在6腳和11腳之間接兩個(gè)100k

電位器RP1、RP2

。12/26/202313集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-7占空比/頻率調(diào)節(jié)電路一2腳：SINOUT，正弦波輸出。振幅為Usin=0.22VS3腳TRIOUT：三角波輸出，幅度為0.33VS。4腳DFADJ1、5腳DFADJ2：輸出信號(hào)重復(fù)頻率和占空比調(diào)節(jié)端。通常DFADJ1端接電阻RA到V+，DFADJ2端接電阻RB到V+，改變阻值可調(diào)節(jié)頻率與占空比。

12/26/202314集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-8占空比/頻率調(diào)節(jié)電路二此電路可以獨(dú)立地調(diào)節(jié)輸出波形的上升和下降部分。

調(diào)節(jié)RP1時(shí)，可控制三角波上升部分、正弦波270o至90o部分、方波的高電平部分。調(diào)節(jié)RP2時(shí)，則可調(diào)節(jié)輸出波形的另外一半。調(diào)節(jié)時(shí)相互有影響，需反復(fù)調(diào)節(jié)幾次。12/26/202315集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院輸出波形頻率6腳：V+，正電源。7腳：FMBIAS，調(diào)頻頻偏。8腳：FMIN，調(diào)頻電壓輸入端。9腳：SQOUT，方波輸出。10腳：定時(shí)電容端。11腳：V-，負(fù)電源端或接地。13腳、14腳：NC，空腳。12/26/202316集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-9由8038構(gòu)成的多功能信號(hào)發(fā)生器3.ICL8038的應(yīng)用電路12/26/202317集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-10由ICL8038構(gòu)成的線性壓控器電路12/26/202318集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-11由8038構(gòu)成的可編程函數(shù)發(fā)生器12/26/202319集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.1.3由MAX038構(gòu)成的集成函數(shù)發(fā)生器

MAX038是一種單片高精度高頻函數(shù)發(fā)生器，輸出信號(hào)頻率范圍是0.1Hz～20MHz，最高達(dá)40MHz。用MAX038構(gòu)成的電路可產(chǎn)生高頻的正弦波、矩形波、三角波，輸出波形具有較好高頻特性。1.MAX038的內(nèi)部結(jié)構(gòu)和引腳功能由振蕩器、振蕩頻率控制器、2.50V基準(zhǔn)電壓源、正弦波合成器、電壓比較器、相位比較器、多路模擬開關(guān)和放大器等部分組成。12/26/202320集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-12MAX038的內(nèi)部結(jié)構(gòu)圖圖5-1-13MAX038

的引腳排列12/26/202321集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院MAX038的引腳及其功能1腳：REF，參考電源。2腳、6腳、9腳、11腳、18腳：GND，模擬地。3腳：AO，波形設(shè)定端，見表5-1-1。4腳：AI，波形設(shè)定端，見表5-1-1。5腳：COSC，外接振蕩電容端。表5-1-1輸出波形設(shè)置方法AOAI波形×1正弦波00矩形波10三角波12/26/202322集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院8腳：FADJ，頻率調(diào)節(jié)端。10腳：IIN，振蕩頻率控制器的電流輸入端。12腳：PDO，相位比較器的輸出端。13腳：PDI，相位比較器的輸入端。16腳：DV+，數(shù)字電路的+5V電源端。14腳：SYNC，同步輸出端。15腳：DGND，數(shù)字地端。17腳：V+，正電源端。19腳：OUT，波形輸出端。20腳：V-，負(fù)電源端。7腳：DADJ，占空比調(diào)節(jié)端。12/26/202323集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院2.MAX038的應(yīng)用電路圖5-1-14MAX038的應(yīng)用電路19腳是波形輸出端。利用恒定電流向CF充電和放電，形成振蕩，產(chǎn)生三角波和矩形波。RP1的作用是調(diào)節(jié)振蕩頻率。RP2是調(diào)節(jié)占空比。12/26/202324集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院圖5-1-155Hz～5MHz函數(shù)發(fā)生器12/26/202325集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院此電路特點(diǎn)是外圍元件少，功能多，可調(diào)元件少，工作穩(wěn)定可靠?！る娐房筛鶕?jù)需要從方波、正弦波和三角波中任選?！AX038專用函數(shù)發(fā)生器，通過電流輸入端IIN的大小設(shè)定振蕩頻率，用電阻把基準(zhǔn)電壓變換成電流，用流經(jīng)FADJ端的電流微調(diào)頻率?！1～C6是定時(shí)電容，RP1電位器是用于設(shè)定頻率。·5MHz屬于高頻信號(hào)，為了減小連線分布電容對(duì)工作電容的影響，增加了一個(gè)50pF的CTC半可變電容與75pF工作電容并聯(lián)，以對(duì)高頻進(jìn)行校準(zhǔn)。12/26/202326集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2直接數(shù)字頻率合成技術(shù)5.2.1DDS的基本原理

5.2.2DDS的基本參數(shù)計(jì)算公式

5.2.3DDS各部分的具體參數(shù)

5.2.4DDS芯片AD9852

5.2.5由AD9852構(gòu)成的信號(hào)發(fā)生器

12/26/202327集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2.1DDS的基本原理頻率合成技術(shù)包括傳統(tǒng)的直接頻率合成(DS)、鎖相環(huán)間接頻率合成(PLL)和直接數(shù)字頻率合(DirectDigitalFrequencySynthesis-DDFS，簡(jiǎn)稱DDS)。鎖相環(huán)是一種反饋控制電路，其特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。12/26/202328集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院鎖相環(huán)通常由鑒相器(PD)、環(huán)路濾波器(LF)和壓控振蕩器(VCO)三部分組成。鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測(cè)輸入信號(hào)和輸出信號(hào)的相位差，并將檢測(cè)出的相位差信號(hào)轉(zhuǎn)換成UD(t)電壓信號(hào)輸出，該信號(hào)經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓UC(t)，對(duì)振蕩器輸出信號(hào)的頻率實(shí)施控制。12/26/202329集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2.1DDS的基本原理

DDS中相位累加器可在每一個(gè)時(shí)鐘周期來臨時(shí)將頻率控制字(TUNINGWORD)所決定的相位量M累加一次，如果記數(shù)大于2N，則自動(dòng)溢出，而只保留后面的N位數(shù)字于累加器中。正弦查詢表ROM用于實(shí)現(xiàn)從相位累加器輸出的相位值到正弦幅度值的轉(zhuǎn)換，然后送到DAC中將正弦幅度值的數(shù)字量轉(zhuǎn)變?yōu)槟M量，最后通過濾波器輸出一個(gè)很純凈的正弦波信號(hào)。12/26/202330集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2.2DDS的基本參數(shù)計(jì)算公式

由于相位累加器是N比特的模2加法器，正弦查詢表ROM中存儲(chǔ)一個(gè)周期的正弦波幅度量化數(shù)據(jù)，所以頻率控制字M取最小值1時(shí)，每2N個(gè)時(shí)鐘周期輸出一個(gè)周期的正弦波。所以此時(shí)有：式中：f0為輸出信號(hào)的頻率；fc為時(shí)鐘頻率；N為累加器的位數(shù)。12/26/202331集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院更一般的情況，頻率控制字是M時(shí)，每(2N/M)個(gè)時(shí)鐘周期輸出一個(gè)周期的正弦波。所以此時(shí)有：為DDS系統(tǒng)最基本的公式之一由此得輸出信號(hào)的最小頻率(分辨率)為：輸出信號(hào)的最大頻率為：DAC每信號(hào)周期輸出的最少點(diǎn)數(shù)為：N比較大時(shí)，對(duì)于很大范圍內(nèi)的M值，DDS系統(tǒng)都可以在一個(gè)周期內(nèi)輸出足夠的點(diǎn)，保證輸出波形失真很小。12/26/202332集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2.3DDS各部分的具體參數(shù)相位累加器的位數(shù)N、數(shù)模轉(zhuǎn)換比特?cái)?shù)n、時(shí)鐘頻率fc及其穩(wěn)定度、低通濾波器(LPF)的特性等是決定DDS系統(tǒng)指標(biāo)的重要參數(shù)。如果要求DDS的輸出頻率范圍為fomin～fomax，則fc應(yīng)大于fomax的2倍，這是由Nyquist定理決定的。為了使輸出波形更好，同時(shí)減少對(duì)低通濾波器的參數(shù)要求，一般fc至少取fomax的4倍以上。相位累加器的位數(shù)N：12/26/202333集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2.4DDS芯片AD9852

AD9852具有頻率轉(zhuǎn)化速度快、頻譜純度高、工作溫度范圍寬、集成度高等特點(diǎn)。其工作電壓為3.3V，片內(nèi)有4～20倍可編程時(shí)鐘乘法電路，系統(tǒng)最高時(shí)鐘可達(dá)300MHz，輸出頻率可達(dá)120MHz，頻率轉(zhuǎn)化速度小于1

s。內(nèi)部有12位D/A轉(zhuǎn)化器、48位可編程頻率寄存器和14位可編程相位寄存器，具有12位振幅調(diào)諧功能，能產(chǎn)生頻率、相位、幅度可編程控制的高穩(wěn)定模擬信號(hào)。12/26/202334集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院12/26/202335集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院AD9852的引腳定義引腳名稱描述1～8D7～D08位雙向并行編程數(shù)據(jù)輸入，只能用于并行編程模式9,10,23,24,25,73,74,79,80DVDD3.3V數(shù)字電源11,12,26,27,28,72,75～78DGND數(shù)字地13,35,57,58,63NC不連接14～16A5～A3對(duì)寄存器編程的并行地址輸入端（6位地址輸入端A5:A0的一部分），只能用于并行編程模式12/26/202336集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院17A2/IORESET對(duì)寄存器編程的并行地址輸入端（6位地址輸入端A5:A0的一部分）/IORESET。A2僅被用于并行編程模式。當(dāng)選擇串行模式時(shí)IORESET有效，當(dāng)由于錯(cuò)誤的編程協(xié)議引起無應(yīng)答反應(yīng)時(shí)，可以復(fù)位串行通信總線。在這種方式下復(fù)位串行總線不會(huì)影響其他的設(shè)置和默認(rèn)值。高電平有效。18A1/SDO對(duì)寄存器編程的并行地址輸入端（6位地址輸入端A5:A0的一部分）/單向串行數(shù)據(jù)輸出端。A1僅應(yīng)用在并行程序模式下。在串行模式下SDO用于3線串行通信模式19A0/SDIO對(duì)寄存器編程的并行地址輸入端（6位地址輸入端A5:A0的一部分）/雙向串行數(shù)據(jù)輸入/輸出端。A0僅應(yīng)用在并行編程模式下。SDIO用于2線串行通信模式12/26/202337集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院20I/OUDCLK雙向I/O更新時(shí)鐘。在控制寄存器里設(shè)定方向。如果選擇輸入，時(shí)鐘上升沿把I/O緩沖器內(nèi)的數(shù)據(jù)傳輸?shù)匠绦蚣拇嫫髦小Ｈ绻x擇輸出(缺省)，持續(xù)8個(gè)系統(tǒng)時(shí)鐘周期的輸出脈沖（由低到高）表明已經(jīng)發(fā)生內(nèi)部頻率更新21WR/SCLK寫并行數(shù)據(jù)到I/O口緩沖器，與SCLK復(fù)用此端口。串行時(shí)鐘信號(hào)與串行總線相關(guān)聯(lián)，時(shí)鐘上升沿記錄數(shù)據(jù)。當(dāng)選擇并行模式時(shí)WR起作用。該引腳的模式依賴于引腳70的狀態(tài)(S/PSELECT)22RD/CS從程序寄存器中讀取數(shù)據(jù)，與CS復(fù)用此端口。片選信號(hào)與串行總線關(guān)聯(lián)，低電平有效。當(dāng)選擇并行模式時(shí)RD起作用12/26/202338集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院29FSK/BPSK/HOLD多功能引腳。功能由程序控制寄存器選擇的操作模式?jīng)Q定。若選擇FSK模式，邏輯低選擇F1，邏輯高選擇F2。若選擇BPSK模式，邏輯低選擇相位1，邏輯高選擇相位2。在CHIRP模式下，邏輯高激活保持功能，使頻率累加器保持在當(dāng)前位置，邏輯低時(shí)恢復(fù)或開始累加30OSK輸出波形鍵。必需首先在程序控制寄存器中設(shè)定此引腳。邏輯高使輸出的余弦波形以設(shè)定的頻率，從0刻度到滿刻度變化。邏輯低使輸出的余弦波形以設(shè)定的頻率，從滿刻度到0刻度變化31,32,37,38,44,50,54,60,65AVDD3.3V模擬電源33,34,39,40,41,45,46,47,53,59,62,66,67AGND模擬地12/26/202339集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院36VOUT內(nèi)部高速比較器的非反向輸出端。被設(shè)計(jì)驅(qū)動(dòng)10dBm和50歐標(biāo)準(zhǔn)CMOS負(fù)載。42VINP正電壓輸入。內(nèi)部高速比較器的非反向輸入端。43VINN負(fù)電壓輸入。內(nèi)部高速比較器的反向輸入端。48IOUT1余弦DAC的單極電流輸出。49IOUT1互補(bǔ)余弦DAC的單極電流輸出。51IOUT2互補(bǔ)余弦DAC的單極電流輸出。52IOUT2余弦DAC的單極電流輸出。55DACBP為兩個(gè)DAC公用旁路電容連接引腳。在這個(gè)引腳和AVDD間接0.01uf電容可以改善諧波畸變和SFDR。允許不連接，但在SFDR下會(huì)引起輕微的降低56DACRset

為兩個(gè)DAC公用連接引腳。用于設(shè)定滿刻度輸出電流值。Rset=39.9/Iout。范圍從8kΩ(5mA)到2kΩ(20mA)12/26/202340集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院61PLLFITER濾波器64DIFFCLKENABLEREFCLK差分使能端。高電平使能差分時(shí)鐘輸入，REFCLK和68差分時(shí)鐘信號(hào)中的一個(gè)（相移）。當(dāng)單端時(shí)鐘模式時(shí)，此引腳應(yīng)該設(shè)為高電平或低電平。69REFCLK單端參考輸入時(shí)鐘或差分時(shí)鐘信號(hào)中的一個(gè)。在差分參考時(shí)鐘模式，兩個(gè)輸入可以是CMOS邏輯電平或高于以1.6v直流為中心，400mVp-p的方波或正弦波70S/PSELECT串行模式和并行模式選擇端71MASTERRESET初始化串行/并行程序總線，并設(shè)置控制寄存器到由缺省值定義的空閑狀態(tài)。邏輯高有效。上電啟動(dòng)時(shí)，必需對(duì)該引腳進(jìn)行正確的操作12/26/202341集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院5.2.5由AD9852構(gòu)成的信號(hào)發(fā)生器該系統(tǒng)中，由TMS320LF2407作控制器，采取串口連接方式，利用TMSLF2407A片內(nèi)的串行外設(shè)接口(SPI)控制AD9852，通過5個(gè)端口即可實(shí)現(xiàn)串行數(shù)據(jù)的傳輸控制。12/26/202342集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院

RD/CS是復(fù)用信號(hào)，在串行工作狀態(tài)下CS作為AD9852串行總線的片選信號(hào)，I/ORESET是串口總線復(fù)位信號(hào)，SCLK是串口時(shí)鐘信號(hào)，系統(tǒng)采用的是2線串口通信模式，使用SDIO端口進(jìn)行雙向輸入輸出操作，I/OUD是更新時(shí)鐘信號(hào)。12/26/202343集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院SCLK的前8個(gè)上升沿對(duì)應(yīng)于指令周期，在指令周期中，用戶向AD9852的串口控制器發(fā)送命令字來控制，隨后進(jìn)行的是串行數(shù)據(jù)傳輸。數(shù)據(jù)傳輸周期從SCLK的第9個(gè)上升沿開始，輸入數(shù)據(jù)在時(shí)鐘上升沿寫入，輸出的數(shù)據(jù)則在時(shí)鐘的下降沿讀出。由串口傳送的數(shù)據(jù)首先被寫入I/O緩存寄存器中，當(dāng)系統(tǒng)接收到有效的更新信號(hào)時(shí)，才將這些數(shù)據(jù)寫入內(nèi)部控制寄存器組，完成相應(yīng)的功能。AD9852的串行通信周期分為2個(gè)階段12/26/202344集成電路原理及應(yīng)用山東理工大學(xué)電氣與電子工程學(xué)院①給系統(tǒng)上電，由DSP向AD9852發(fā)出復(fù)位信號(hào)，此信號(hào)需要至少保持10個(gè)參考時(shí)鐘周期的高電平②將