數(shù)字電路 第8章(可編程邏輯器件)

第八章可編程邏輯器件可編程邏輯器件（PLDProgrammableLogicDevices）：用戶構(gòu)造邏輯功能傳統(tǒng)數(shù)字系統(tǒng)由固定功能標準集成電路74/54系列、4000、4500系列構(gòu)成，設(shè)計無靈活性，芯片種類多，數(shù)目大?，F(xiàn)代數(shù)字系統(tǒng)僅由三種標準積木塊：微處理器、存儲器和PLD構(gòu)成。即CPU+RAM+PLD模式。PLD的設(shè)計是核心。8.1概述

通用片：邏輯功能由制造廠家定死的標準芯片，用戶只能使用而不能更改。如門、多路開關(guān)、譯碼器、觸發(fā)器、寄存器、計數(shù)器等中小規(guī)模標準芯片。

用戶片：完全按用戶要求設(shè)計的VLSI器件，一般稱專用集成電路(ASIC)。它對用戶來講是優(yōu)化的，但設(shè)計費用高，通用性差。

現(xiàn)場片：由于通用片和用戶片的使用范圍有限，陸續(xù)出現(xiàn)了用戶可更改其內(nèi)容或邏輯功能的現(xiàn)場片，如PROM、EPROM、FPLA、PAL、GAL、FPGA、ISP等，它們屬于可編程邏輯器件。

可編程邏輯器件的概念：

PLD是泛指一類現(xiàn)場片，即由用戶編程，用戶可以配置的邏輯器件。PLD適宜于科研開發(fā)和小批量生產(chǎn)的系統(tǒng)。它的應用和發(fā)展不僅簡化了電路設(shè)計，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)設(shè)計方法帶來了重大變化。PLDProgrammableLogicDevicesPLA

ProgrammableLogicArrayPAL

ProgrammableArrayLogicGAL

GenericArrayLogicCPLD

ComplexProgrammableLogicDeviceFPGA

FieldProgrammableGateArrayHDPLD

HighDensityProgrammableLogicDeviceISP

InSystemProgrammableSOPC

SystemOnaProgrammableChipPLD的基本框圖

低密度的PLD由輸入緩沖、與功能、或功能、輸出緩沖等四部分功能電路組成。熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

Xilinx:FPGAAltera:EPLDCPLD器件

LatticeispLSI

20世紀70年代

20世紀70年代末

20世紀80年代初

20世紀80年代中期

20世紀80年代末

進入20世紀90年代后

70年代的PLD

PROM（可編程只讀存儲器）和PLA（可編程邏輯陣列）器件問世。在

PROM中，與門陣列固定，或門陣列可編程。在PLA中，與門陣列和或門陣列均可編程。但這兩種器件采用熔斷絲工藝，一次性編程使用。

70年代末的PLD

PAL（可編程陣列邏輯）器件問世。在PAL中，與門陣列可編程，或門陣列固定，有多種輸出和反饋結(jié)構(gòu)，為邏輯設(shè)計帶來一定的靈活性。但PAL仍采用熔斷絲工藝，一次性編程。

80年代的PLD

GAL（通用陣列邏輯）、CPLD(復雜可編程邏輯器件)和FPGA（現(xiàn)場可編程門陣列）器件問世。GAL是在PAL基礎(chǔ)上發(fā)展起來的新一代器件，與門陣列可編程，或門陣列固定。它采用電可擦CMOS工藝，可以反復擦除和改寫。結(jié)構(gòu)上采用“輸出邏輯宏單元”電路，為邏輯設(shè)計提供了較大的靈活性。早期的PLD結(jié)構(gòu)基本框圖對GAL已不適用。

FPGA采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機存取存儲器工藝，設(shè)計靈活，集成度高，可無限次反復編程，可現(xiàn)場模擬調(diào)試驗證。8.2可編程邏輯器件的分類PLD的生產(chǎn)廠家眾多，產(chǎn)品名稱各異，分類方法多樣。常見的PLD產(chǎn)品：PROM、EPROM、

EEPROM、PLA、FPLA、PAL、GAL、CPLD、

EPLD、EEPLD、HDPLD、FPGA、pLSI、

ispLSI、ispGAL、ispGDS等。1、從結(jié)構(gòu)的復雜程度分類或分為低密度和高密度的PLD，等效門數(shù)超過500門時，認為是高密度的。傳統(tǒng)的PAL，GAL是典型的低密度的PLD。2．從互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)上分類從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計型兩類。

FPGA（FieldProgrammableGatesArray）CPLD（ComplexProgrammableLogicDevice）FPGA：互連結(jié)構(gòu)由多種長度不同的連線資源組成，布線靈活，但延遲可能不同，屬統(tǒng)計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。采用SRAM工藝。主要通過查找表實現(xiàn)邏輯函數(shù)功能。簡單的“與或”陣列：（PAL、GAL、CPLD）3、從可編程特性分為一次性編程：PROM、PAL

重復可編程：紫外線擦除：數(shù)十次

E2CMOS工藝：上千次

SRAM結(jié)構(gòu)：上萬次五種編程元件：熔絲（Fuse）型：一次可編程，要求大電流。反熔絲型：一次編程。EPROM型：紫外線擦除可編程邏輯器件。EEPROM型：電可擦寫編程器件。SRAM型：SRAM查找表結(jié)構(gòu)的器件，易失型器件。Flash:多次可編程，掉電后不需要重新配置。4．從可編程器件的編程元件上分類

最早的PLD器件(如PAL)大多采用的是TTL工藝，但后來的PLD器件(如GAL、EPLD、FPGA及pLSI/ISP器件)都采用MOS工藝(如NMOS、CMOS、E2CMOS等)。PLD的電路表示方法

互補輸出的輸入緩沖器

OEOE同相輸出(b)反相輸出三態(tài)控制輸出驅(qū)動電路

PLD中連接線的表示

(a)固定連接

(b)編程連接

(c)無任何連接PLD中的與門、或門的表示

ABCD=A·B·CABCD=A+B+C(a)與門的傳統(tǒng)表示方法(b)或門的傳統(tǒng)表示方法ABCD=A·CABCD=A+B+C(c)與門的PLD表示方法

(d)或門的PLD表示方法

可編程邏輯器件中邏輯的實現(xiàn)方法

由與陣列和或陣列構(gòu)成的組合邏輯實現(xiàn)

與陣列P1Pm或陣列

f1fkx1x2

可編程“與”陣列+固定“或”陣列+輸出電路 出廠時，所有的交叉點均有熔絲8.3PALPAL的輸出電路結(jié)構(gòu)和反饋形式一.專用輸出結(jié)構(gòu)輸出端是與或門,也有的是互補結(jié)構(gòu)特點：輸出端只能做輸出端使用用途：產(chǎn)生組合邏輯電路二.可編程輸入/輸出結(jié)構(gòu)I1=I2=1，C1=1,I/O1處于輸出狀態(tài),G2處于高阻狀態(tài),I/O2作為輸入端使用。輸出端是一個具有可編程控制端的三態(tài)緩沖器，控制端由與邏輯陣列的一個乘積項給出，可將輸出作輸入用。用途：組合邏輯電路三.寄存器輸出結(jié)構(gòu)D1=I1D2=Q1，移位寄存器用途：產(chǎn)生時序邏輯電路四.異或輸出結(jié)構(gòu)時序邏輯電路在與-或陣列的輸出端加了異或門，可便于對“與-或”輸出求反五.運算反饋結(jié)構(gòu)在異或輸出結(jié)構(gòu)上再增加一組反饋邏輯電路時序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運算可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC編程單元采用E2CMOS可改寫8.4GAL二十世紀八十年代初，Lattice公司推出了通用陣列邏輯GAL(GenericArrayLogic)，采用E2CMOS工藝，可以反復修改和再編程。GAL器件在PAL的基礎(chǔ)上，增加了輸出邏輯宏單元OLMC(OutputLogicMacroCell)，使得GAL的特性和使用靈活性大大優(yōu)于PAL。邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V832×64位的可編程與邏輯陣列8個OLMC10個輸入緩沖器8個三態(tài)輸出緩沖器8個反饋/輸入緩沖器8個可編程輸入(2~9)8個可編程輸入輸出(12~19）輸出邏輯宏單元OLMC

OLMC由一個八輸入的或門、一個異或門、一個觸發(fā)器、四個多路選擇開關(guān)和一些控制邏輯組成。

來自與陣列PTMUXCLKTSMUXOE>QD/Q1011010011100100FMUXXOR(n)OMUX反饋異或門可對組合輸入求反。D觸發(fā)器可用于時序。數(shù)據(jù)選擇器：第一積項是否作為或門的輸入。三態(tài)控制選擇器：0、1、OE、與陣第一積項作為輸出三態(tài)緩沖器的控制信號。反饋選擇器：本級寄存器；本級宏單元；鄰宏單元；無反饋。輸出選擇器：組合或是寄存器輸出。數(shù)據(jù)選擇器三態(tài)控制選擇器輸出選擇器反饋選擇器宏單元工作模式：專用輸入。數(shù)據(jù)輸出端作為專用輸入端。專用組合輸出（三態(tài)選通）。選通組合輸出（第一積項選通）。時序組合輸出（鄰宏單元有寄存器輸出）。寄存器輸出。

來自與陣列PTMUXCLKTSMUXOE>QD/Q1011010011100100FMUXXOR(n)OMUX反饋數(shù)據(jù)選擇器三態(tài)控制選擇器輸出選擇器反饋選擇器8.5復雜可編程邏輯器件(CPLD)8.5.1CPLD的基本結(jié)構(gòu)早期的CPLD主要用來替代GAL器件，所以其結(jié)構(gòu)與PAL、GAL基本相同，采用了可編程的與陣列和固定的或陣列結(jié)構(gòu)。再加上一個全局共享的可編程與陣列，把多個宏單元連接起來，并增加了I/O控制模塊的數(shù)量和功能?？梢园袰PLD的基本結(jié)構(gòu)看成由邏輯陣列宏單元和I/O控制模塊兩部分組成。把所有超過某一集成度的PLD器件都稱為CPLD。包含：MAX7000SMAX7000AEMAX7000B系列器件MAX7000的結(jié)構(gòu)MAX7000S主要特征MAX7000S主要特征：基于Altera的MAX架構(gòu)的CPLD器件

32－256宏單元600－5,000可用門每個宏單元可支持多達32個乘積項輸出EEPROM編程配置可設(shè)置加密位支持不同的核心工作電壓(5V)與I/O接口電壓(3.3V)支持漏級開路輸出通過標準的

JTAG接口實現(xiàn)在系統(tǒng)編程

(ISP)

器件各部分編號解釋EPM7128STC100-7EPM =

家族標識

(可擦除可編程MAX器件）

7128S=

器件類型

(128=單元數(shù)量)T =

封裝類型

(L=PLCC,T=TQFP...)C =

使用環(huán)境

(商業(yè)Commercial,工業(yè)Industrial)100 =

引腳數(shù)量

(numberofpinsonthepackage)-7 =

速度級別(ns)速度級別后可能還有后綴

(作為特殊器件的特征)EPM7064SLC44-5是使用在商業(yè)環(huán)境、44引腳、PLCC封裝、速度級別是5ns的CPLD器件。MAX7000S系列器件與封裝形式PLCC封裝：塑料有引線芯片載體封裝，(PlasticLeadedChipCarrier)PQFP封裝：塑料方型扁平封裝(PlasticQuadFlatPackage)TQFP封裝：小型方型扁平封裝(TinyQuadFlatPackage)

BGA封裝：球柵陣列封裝(BallGridArrayPackage)1、MAX7000S/AE/BLABGCLK1GCLk2OE1GCLRnPIAI/OControlBlockI/OControlBlock6to12I/Opins6to12I/OpinsMacrocells1to8Macrocells9to16LABA6to1216366to12Macrocells33to40Macrocells41to48LABC6to1216366to12I/OControlBlockI/OControlBlock6to12I/Opins6to12I/OpinsMacrocells49to56Macrocells57to64LABD6to1216366to12Macrocells17to24Macrocells25to32LABB6to1216366to126to126to126to126to126OutputEnables6OutputEnables66LAB之間通過可編程連線陣列(PIA)和全局總線連接在一起。每個LAB由16個宏單元的陣列組成2．宏單元

邏輯陣列MAX7000系列中的宏單元乘積項選擇矩陣可編程寄存器

邏輯陣列實現(xiàn)組合邏輯，可以給每個宏單元提供5個乘積項?？杀粏为毜嘏渲脼闀r序邏輯和組合邏輯“乘積項選擇矩陣”分配這些乘積項作為到或門和異或門的主要邏輯輸入，以實現(xiàn)組合邏輯函數(shù)?；蛘甙殉朔e項作為宏單元中寄存器的輔助輸入：清零、置位、時鐘、時鐘使能控制。“共享擴展”乘積項經(jīng)非門反饋到邏輯陣列中“并行擴展”乘積項，從鄰近宏單元借位而來?？膳渲眉拇嫫骺梢詥为毜乇慌渲脼閹в锌删幊虝r鐘控制的D,T,JK或RS觸發(fā)器工作方式，亦可以將寄存器旁路掉，實現(xiàn)組合邏輯工作方式。全局時鐘信號：該模式能夠?qū)崿F(xiàn)最快的時鐘到輸出性能，這時全局時鐘輸入直接連接向每一個寄存器的CLK端。全局時鐘信號由高電平有效的時鐘信號使能：這種模式提供每個觸發(fā)器的時鐘使能信號，由于仍使用全局時鐘，輸出速度較快。用乘積項實現(xiàn)一個陣列時鐘：觸發(fā)器由來自隱埋的宏單元或I/O引腳的信號進行鐘控，其速度稍慢?？删幊碳拇嫫鞯?種時鐘輸入模式：3．擴展乘積項

共享擴展乘積項結(jié)構(gòu)

每個LAB有十六個共享擴展項。共享擴展項由每個宏單元提供一個單獨的乘積項，通過一個非門取反后反饋到邏輯陣列中，可被LAB內(nèi)任何一個或全部宏單元使用和共享。共享擴展乘積項并聯(lián)擴展項饋送方式

并聯(lián)擴展項

并聯(lián)擴展項是宏單元中一些沒有被使用的乘積項，可分配到鄰近的宏單元去實現(xiàn)快速、復雜的邏輯函數(shù)。使用并聯(lián)擴展項，允許最多20個乘積項直接送到宏單元的“或”邏輯，其中五個乘積項由宏單元本身提供，15個并聯(lián)擴展項是從同一個LAB中鄰近宏單元借用。當需要并聯(lián)擴展時，“或”邏輯的輸出通過一個選擇分頻器，送往下一個宏單元的并聯(lián)擴展“或”邏輯輸入端。4．可編程連線陣列(PIA)

5．I/O控制塊EPM7128S器件的I/O控制塊

I/O控制塊允許每個I/O引腳單獨被置成為輸入、輸出和雙向工作方式。所有I/O的引腳都有一個三態(tài)緩沖器，它的控制端信號來自一個多路選擇器，可以選擇用全局輸出使能信號其中之一進行控制，或者直接連到地（GND）或電源上(VCC)上。

當三態(tài)緩沖器的控制端接GND時，其輸出為高阻態(tài)，這時I/O引腳作為專用輸入引腳使用。當三態(tài)緩沖器的控制端接VCC時，其輸出一直被使能，I/O引腳作為普通輸出引腳。8.6FPGA的結(jié)構(gòu)與工作原理

大部分FPGA采用基于SRAM的查找表形成結(jié)構(gòu)，就是用SRAM（靜態(tài)隨機存儲器）來構(gòu)成邏輯函數(shù)發(fā)生器。一個N輸入查找表（LUT）可以實現(xiàn)N個輸入變量的任何邏輯功能。一個N輸入的查找表，需要SRAM存儲N個輸入構(gòu)成的真值表，需要用2N個位的SRAM單元。顯然N不可能很大，否則LUT的利用率很低，輸入多于N個的邏輯函數(shù)、必須用幾個查找表分開實現(xiàn)。s01baf2－1多路開關(guān)：8.6.1查找表邏輯結(jié)構(gòu)

FPGA查找表單元

FPGA查找表單元內(nèi)部結(jié)構(gòu)

8.6.2Cyclone系列器件的結(jié)構(gòu)與原理

Cyclone器件主要由邏輯陣列塊（LAB）、嵌入式存儲器塊、I/O單元、PLL等模塊構(gòu)成，在各個模塊之間存在著豐富的互連線和時鐘網(wǎng)絡(luò)。

Cyclone器件的可編程資源主要來自邏輯陣列塊（LAB），而每個LAB都是由多個LE構(gòu)成，LE即邏輯單元，是Cyclone器件的最基本可編程單元。CycloneLE結(jié)構(gòu)圖

一個4輸入的查找表LUT進位鏈邏輯一個可編程的寄存器4輸入的LUT完成所有4輸入、1輸出的組合邏輯功能，進位鏈邏輯帶有進位選擇，可以靈活地構(gòu)成1位加法或者減法邏輯，并可以切換。每一個LE的輸出都可以連接到局部布線、行列、LUT鏈，寄存器鏈。CycloneLAB結(jié)構(gòu)

邏輯陣列塊是由一系列的相鄰LE構(gòu)成。每個CycloneLAB包含10個LE、LE進位鏈和級聯(lián)鏈、LAB控制信號、LAB局部互連、LUT鏈和寄存器鏈。局部互連可以用來在同一個LAB的LE之間傳輸信號；LUT鏈用來連接LE的LUT輸出和下一個LE（在同一個LAB中）的LUT輸入；寄存器鏈用來連接LE(在同一個LAB中)的寄存器輸出和下一個LE的寄存器的數(shù)據(jù)輸入。LAB陣列

LAB控制信號生成的邏輯圖

LE的控制信號包括兩個時鐘信號、兩個時鐘使能信號、兩個異步清零、同步清零、異步預置/裝載信號、同步裝載、加/減信號。快速進位選擇鏈

動態(tài)算術(shù)模式下，LE的快速進位選擇功能由進位選擇鏈提供，進位選擇鏈通過冗余的進位計算方式來提高進位功能的速度。在計算進位時，預先對進位輸入為0和1的兩種情況都進行