北京郵電大學(xué)數(shù)電實(shí)驗(yàn)第四周實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)名稱和實(shí)驗(yàn)任務(wù)要求：實(shí)驗(yàn)名稱：序列信號(hào)檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)所使用儀器與元器件：1）計(jì)算機(jī)；2）直流穩(wěn)壓電源（實(shí)際使用時(shí)用撥碼開關(guān)作為輸入序列）；3）數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板試驗(yàn)任務(wù)要求：用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)序列信號(hào)檢測(cè)器，當(dāng)檢測(cè)到“101”時(shí)，輸出為‘1’，其他情況輸出為‘0’，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)班上進(jìn)行測(cè)試。實(shí)驗(yàn)?zāi)康模?）熟悉用VHDL語言設(shè)計(jì)時(shí)序邏輯電路的方法。2）熟悉序列信號(hào)檢測(cè)器的設(shè)計(jì)方法3）了解狀態(tài)機(jī)的設(shè)計(jì)方法設(shè)計(jì)思路和過程：設(shè)計(jì)思路如下：1）明確設(shè)計(jì)對(duì)象的外部特征，即輸入信號(hào)有：接收到的序列信號(hào)input，以及時(shí)鐘信號(hào)clk；輸出信號(hào)有檢測(cè)結(jié)果f。2）根據(jù)設(shè)計(jì)對(duì)象的操作控制步來確定有限狀態(tài)機(jī)的狀態(tài)：初始狀態(tài)為S0，接受到‘1’為狀態(tài)S1，接收到‘10’為狀態(tài)S2，連續(xù)接收到狀態(tài)‘101’為S3。3）畫出狀態(tài)轉(zhuǎn)移圖，并根據(jù)其設(shè)計(jì)代碼，圖見下頁QUARTUSⅡ根據(jù)代碼所生成的狀態(tài)轉(zhuǎn)移圖：設(shè)計(jì)過程，參考書本P76的代碼，設(shè)計(jì)實(shí)驗(yàn)14的VHDL代碼，并在QUARTUS上運(yùn)行檢驗(yàn)。運(yùn)行出波形后觀察是否能檢測(cè)序列“101”QUARTUSⅡ所生成的器件圖形：由QUARTUSⅡ所生成的原件圖可知該程序是制作兩個(gè)輸入一個(gè)輸出的序列檢測(cè)器，其中兩個(gè)輸入為時(shí)鐘信號(hào)clk，以及序列信號(hào)input，輸出為結(jié)果的顯示F。VHDL代碼以及注釋libraryieee;useieee.std_logic_1164.all;entityd_101isport(clk,input:instd_logic;f:outstd_logic);endd_101;--定義這兩個(gè)信號(hào)用于指定狀態(tài)機(jī)architecturemooreofd_101istypestate_typeis(s0,s1,s2,s3);signalcurrent_state,next_state:state_type;beginP1:process(current_state,input)--進(jìn)程P1描述次態(tài)邏輯，敏感信號(hào)中包含當(dāng)前狀態(tài)current_state以及輸入的序列信號(hào)input。begincasecurrent_stateiswhens0=>if(input='1')thennext_state<=s1;elsenext_state<=s0;endif;whens1=>if(input='0')thennext_state<=s2;elsenext_state<=s1;endif;whens2=>if(input='1')thennext_state<=s3;elsenext_state<=s0;endif;whens3=>if(input='1')thennext_state<=s1;elsenext_state<=s2;endif;endcase;endprocess;P2:process(clk)--第二個(gè)進(jìn)程P2描述狀態(tài)寄存器的邏輯，將次態(tài)轉(zhuǎn)化為現(xiàn)態(tài)，所以講時(shí)鐘作為敏感信號(hào)，是一個(gè)時(shí)鐘進(jìn)程。beginif(clk'eventandclk='1')thencurrent_state<=next_state;endif;endprocess;P3:process(current_state)--進(jìn)程P3描述輸出邏輯，敏感信號(hào)應(yīng)為當(dāng)前狀態(tài)current_state，是一個(gè)組合進(jìn)程begincasecurrent_stateiswhens0=>f<='0';whens1=>f<='0';whens2=>f<='0';whens3=>f<='1';endcase;endprocess;endmoore;4.仿真波形圖仿真波形圖如下：使用50M分頻時(shí)的原件連接圖：5.仿真波形圖分析：在設(shè)置輸入序列INPUT的時(shí)候，我將其設(shè)置為了（考慮時(shí)鐘為‘1’的情況下）100101010101……的組合。，在序列從左到右沿著時(shí)鐘信號(hào)走過時(shí)，‘1001’的情況F輸出與初始一樣，為‘0’，當(dāng)后面的‘10101010101’被檢測(cè)到時(shí)，F(xiàn)也呈周期性的輸出‘1’。符合題目的要求，即做一個(gè)“101”序列信號(hào)的檢測(cè)器。6.故障及問題分析編寫代碼的時(shí)候，檢測(cè)序列101部分的代碼比較關(guān)鍵，因?yàn)闀嫌邢嚓P(guān)檢測(cè)110序列信號(hào)檢測(cè)器的代碼，所以在寫進(jìn)程P1，P2的時(shí)候一遇到困難，再寫P3的時(shí)候出了些錯(cuò)誤。后面寫出狀態(tài)轉(zhuǎn)移圖，清楚了程序操作的步驟，使我很快的改正成功。運(yùn)行的時(shí)候，因?yàn)樾蛄行盘?hào)的“1”我沒有設(shè)置正確，并沒有出來波形，經(jīng)過數(shù)次嘗試之后，我選擇了輸入的序列信號(hào)頻率是時(shí)鐘信號(hào)的兩倍使問題得以解決。而書本上的圖像可能沒有取好足夠大的時(shí)間間隔，使之能忽略5uS的硬件延遲，所以圖形有些偏差，我也花了部分時(shí)間在分析示例的波形上。下載到電路板進(jìn)行仿真的時(shí)候，我選擇了兩個(gè)撥碼開關(guān)作為兩個(gè)輸入，一個(gè)LED燈作為輸出觀測(cè)F。但是一開始并不成功，在更換另一個(gè)LED燈，重新鎖定引腳、編譯、下載之后仿真成功。初步認(rèn)為是電路板內(nèi)部的問題。7.總結(jié)和結(jié)論本次實(shí)驗(yàn)不同于之前幾次實(shí)驗(yàn)（第一次，原理圖輸入法；第二次，組合邏輯電路的設(shè)計(jì)與實(shí)現(xiàn)；第三次，時(shí)序邏輯電路的設(shè)計(jì)與實(shí)現(xiàn)），這次的實(shí)驗(yàn)需要我們了解一般有限狀態(tài)機(jī)的相關(guān)知識(shí)，而狀態(tài)機(jī)包括時(shí)序邏輯電路的部分（存儲(chǔ)部分）以及組合邏輯電路的部分（控制部分）。即這次的實(shí)驗(yàn)用到了前面2,3次課所學(xué)到的知識(shí)