數(shù)字電子技術(shù)基礎(chǔ)補(bǔ)考輔導(dǎo)

題型一、選擇（18分，每小題3分）二、填空（12分，每空1分）三、化簡(jiǎn)（10分，2小題）四、組合邏輯電路的分析與設(shè)計(jì)（30分，3小題）五、時(shí)序電路的分析與設(shè)計(jì)（30分，3小題）一、二－十轉(zhuǎn)換方法：將二進(jìn)制數(shù)按權(quán)展開再相加，即可以轉(zhuǎn)換為十進(jìn)制數(shù)?！?.3不同數(shù)制間的轉(zhuǎn)換（1011.01）2＝1×23

＋0×22

＋1×21＋1×20＋0×2－1＋1×2－2

＝（11.25）10二、十－二轉(zhuǎn)換方法—基數(shù)連除、連乘法將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。整數(shù)部分---基數(shù)連除取余;

小數(shù)部分---基數(shù)連乘取整。合并整數(shù)部分:基數(shù)連除，取余數(shù)自下而上.小數(shù)部分:基數(shù)連乘，取整數(shù)自上而下.所以：(44.375)D＝(101100.011)B采用基數(shù)連除、連乘法

可將十進(jìn)制數(shù)轉(zhuǎn)換為任意的N進(jìn)制數(shù)。三、二－十六轉(zhuǎn)換將二進(jìn)制數(shù)由小數(shù)點(diǎn)開始，整數(shù)部分向左,小數(shù)部分向右，每4位分成一組，不夠4位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位十六進(jìn)制數(shù)。(1011110.1011001)200

=(5E.B2)16=(100011111010.11000110)2

四、十六－二轉(zhuǎn)換方法：將每位十六進(jìn)制數(shù)用4位二進(jìn)制數(shù)表示。

(8FA.C6)16一、與邏輯（與運(yùn)算）§2.2邏輯代數(shù)中的三種基本運(yùn)算與門的邏輯符號(hào)：Ｙ＝Ａ?Ｂ或門的邏輯符號(hào)：Y=A+B非門的邏輯符號(hào)：Y＝A′常用的邏輯運(yùn)算1、與非運(yùn)算：邏輯表達(dá)式為：2、或非運(yùn)算：邏輯表達(dá)式為：3、異或運(yùn)算：不同為“1”，相同為“0”。4、同或運(yùn)算：＝A⊙B異或和同或互為反運(yùn)算相同為“1”，不同為“0”。5、與或非運(yùn)算：邏輯表達(dá)式為：§2.3邏輯代數(shù)的基本公式和常用公式一、基本公式

2.基本公式1.常量之間的關(guān)系

3.基本定理二、常用公式§2.4邏輯代數(shù)的基本定理§2.5邏輯函數(shù)及其表示方法一、邏輯函數(shù)如果以邏輯變量作為輸入，以運(yùn)算結(jié)果作為輸出，當(dāng)輸入變量的取值確定之后，輸出的取值便隨之而定。輸出與輸入之間的函數(shù)關(guān)系稱為邏輯函數(shù)。Y=F(A,B,C,…)二、邏輯函數(shù)表示方法常用邏輯函數(shù)的表示方法有：邏輯真值表（真值表）、邏輯函數(shù)式（邏輯式或函數(shù)式）、邏輯圖、波形圖、卡諾圖及硬件描述語言。它們之間可以相互轉(zhuǎn)換。例：一舉重裁判電路設(shè)A、B、C為1表示開關(guān)閉合，0表示開關(guān)斷開；Y為1表示燈亮，為0表示燈暗。得到函數(shù)表示形式：真值表函數(shù)式邏輯圖波形圖ABCYtttt最小項(xiàng):在n變量邏輯函數(shù)中，若m為包含n個(gè)因子的乘積項(xiàng)，而且這n個(gè)變量都以原變量或反變量的形式在m中出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)乘積項(xiàng)m稱為該函數(shù)的一個(gè)標(biāo)準(zhǔn)積項(xiàng)，通常稱為最小項(xiàng)。3個(gè)變量A、B、C可組成8(23)個(gè)最小項(xiàng)：4個(gè)變量可組成16(24)個(gè)最小項(xiàng),記作m0～m15。三、邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式§2.6邏輯函數(shù)的化簡(jiǎn)方法一、公式化簡(jiǎn)法并項(xiàng)法：吸收法：A+AB

=A消項(xiàng)法：消因子法：配項(xiàng)法：AB+AB=A′AB+AC+BC=AB+AC′′A+AB=A+B′A+A

=AA+A

=1′邏輯函數(shù)的卡諾圖表示法將n變量的全部最小項(xiàng)各用一個(gè)小方塊表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上相鄰排列，得到的圖形叫做n變量最小項(xiàng)的卡諾圖。卡諾圖的定義：二、卡諾圖化簡(jiǎn)法卡諾圖化簡(jiǎn)法的步驟a.將邏輯函數(shù)化為最小項(xiàng)（可略去）；b.畫出表示該邏輯函數(shù)的卡諾圖；

c.畫圈;d.寫出最簡(jiǎn)與或表達(dá)式。畫圈的原則◆合并個(gè)數(shù)為2n；◆圈盡可能大---乘積項(xiàng)中含因子數(shù)最少；◆圈盡可能少---乘積項(xiàng)個(gè)數(shù)最少；◆每個(gè)圈中至少有一個(gè)最小項(xiàng)僅被圈過一次，以免出現(xiàn)多余項(xiàng)。每一個(gè)圈寫一個(gè)最簡(jiǎn)與項(xiàng)，規(guī)則是，取值為l的變量用原變量表示，取值為0的變量用反變量表示，將這些變量相與。然后將所有與項(xiàng)進(jìn)行邏輯加，即得最簡(jiǎn)與—或表達(dá)式。例

用卡諾圖化簡(jiǎn)邏輯函數(shù)：

L（A,B,C,D）=∑m（0,2,3,4,6,7,10,11,13,14,15）

解：（1）由表達(dá)式畫出卡諾圖。

（2）畫包圍圈，合并最小項(xiàng)，

得簡(jiǎn)化的與—或表達(dá)式:§3.3.2CMOS反相器工作原理PMOS管NMOS管CMOS電路VDDT1T2vIvO一、電路結(jié)構(gòu)當(dāng)NMOS管和PMOS管成對(duì)出現(xiàn)在電路中，且二者在工作中互補(bǔ)，稱為CMOS管(意為互補(bǔ))。3.3CMOS門電路§3.3.6CMOS電路的特點(diǎn)CMOS電路的優(yōu)點(diǎn)1.靜態(tài)功耗小。2.允許電源電壓范圍寬(3

18V）。3.扇出系數(shù)大，噪聲容限大。集成門電路雙極型TTL(Transistor-TransistorLogic

IntegratedCircuit,

TTL)ECLNMOSCMOSPMOSMOS型（Metal-Oxide-

Semiconductor，MOS）TTL—晶體管-晶體管邏輯集成電路MOS—金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成電路§3.5.2TTL反相器3.5TTL門電路CMOS電路與TTL電路比較：（1）CMOS電路的工作速度比TTL電路的低。（2）CMOS帶負(fù)載的能力比TTL電路強(qiáng)。（3）CMOS電路的電源電壓允許范圍較大，約在

3～18V，抗干擾能力比TTL電路強(qiáng)。（4）CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個(gè)μW，中規(guī)模集成電路的功耗也不會(huì)超過100μW。（5）CMOS集成電路的集成度比TTL電路高。（6）CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平。數(shù)字電路組合邏輯電路時(shí)序邏輯電路任一時(shí)刻的輸出僅取決于該時(shí)刻的輸入，與電路原來的狀態(tài)無關(guān)。任一時(shí)刻的輸出不僅取決于現(xiàn)時(shí)的輸入，而且還與電路原來狀態(tài)有關(guān)。4.1概述第四章組合邏輯電路4.2組合邏輯電路的分析和設(shè)計(jì)方法§4.2.1組合邏輯電路的分析方法組合邏輯電路圖寫出邏輯表達(dá)式分析方法步驟：化簡(jiǎn)說明功能列真值表已知邏輯電路說明邏輯功能分析例分析如如圖所示邏輯電路的邏輯功能。這是一個(gè)全加器電路形式變換寫出表達(dá)式并簡(jiǎn)化§4.2.2組合邏輯電路的設(shè)計(jì)方法根據(jù)實(shí)際邏輯問題最簡(jiǎn)單邏輯電路設(shè)計(jì)步驟：確定輸入、輸出列出真值表根據(jù)設(shè)計(jì)要求根據(jù)設(shè)計(jì)所用芯片要求畫邏輯電路圖選擇所需門電路例1：設(shè)計(jì)三人表決電路（A、B、C）。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。用與非門實(shí)現(xiàn).解:1.首先指明邏輯符號(hào)取“0”、“1”的含義。三個(gè)按鍵A、B、C按下時(shí)為“1”，不按時(shí)為“0”。輸出量為L，多數(shù)贊成時(shí)是“1”，否則是“0”。2.根據(jù)題意列出真值表ABCL000000100100011110001011110111113.畫出卡諾圖化簡(jiǎn)：ABC000011111011110000ABBCACL=AC+BC+AB4、用與非門實(shí)現(xiàn)邏輯電路ABCL一、二進(jìn)制譯碼器輸入端：n輸出端：2n二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）?！?.3.2譯碼器譯碼：將二進(jìn)制代碼翻譯成對(duì)應(yīng)的輸出信號(hào)的過程.譯碼是編碼的逆過程.

實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。

3位二進(jìn)制譯碼器(3線-8線譯碼器)輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào)（高電平有效）74HC138集成譯碼器S=1,譯碼器正常工作100片選輸入端（使能端）輸出低電平有效地址輸入端3線－8線譯碼器74HC138功能表當(dāng)S1=1,=0,=0（即S=1）時(shí)，可得輸出四、譯碼器的應(yīng)用例4.3.3：試用3線－8線譯碼器74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出邏輯函數(shù)式為解：化為最小項(xiàng)之和的形式：當(dāng)S1=1,S2′=S3′=0時(shí),令A(yù)2=A,A1=B,A0=C,則畫電路圖（1）半加器：半加運(yùn)算不考慮從低位來的進(jìn)位A---加數(shù);B---被加數(shù);S---本位和;Co---進(jìn)位。真值表1位加法器§4.3.4加法器（2）全加器：A---加數(shù)；B---被加數(shù)；Ci---低位的進(jìn)位；S---本位和；Co---進(jìn)位。邏輯狀態(tài)表見下頁相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進(jìn)位。1、觸發(fā)器的現(xiàn)態(tài)和次態(tài)現(xiàn)態(tài)：Ｑ次態(tài)：Ｑ*2、觸發(fā)器邏輯功能描述方法功能表（特性表）、特性方程、狀態(tài)圖、波形圖或者表示為：現(xiàn)態(tài)：Ｑn次態(tài)：Ｑn+1第五章觸發(fā)器5.2SR鎖存器一、SR鎖存器（基本RS觸發(fā)器）1.或非門構(gòu)成特性方程：已知或非門構(gòu)成的基本RS觸發(fā)器輸入波形，試畫出輸出Q和Q′的波形?；綬S觸發(fā)器動(dòng)作特點(diǎn):特性方程：輸入信號(hào)在全部作用時(shí)間內(nèi)都直接改變輸出端Q和Q′的狀態(tài)。主從JK觸發(fā)器沒有約束。主從JK觸發(fā)器電路及其圖形符號(hào)

邊沿觸發(fā)型D觸發(fā)器邏輯符號(hào)

特性方程：邏輯符號(hào)帶異步置位、復(fù)位端的CMOS邊沿觸發(fā)D觸發(fā)器上升沿觸發(fā)異步置位端（高電平有效）異步復(fù)位端（高電平有效）邊沿觸發(fā)器動(dòng)作特點(diǎn):觸發(fā)器的次態(tài)僅僅取決于時(shí)鐘信號(hào)的上升沿（下降沿）到達(dá)時(shí)輸入的邏輯狀態(tài)，而在這以前或以后，輸入信號(hào)的變化對(duì)觸發(fā)器輸出的狀態(tài)沒有影響。邊沿觸發(fā)器有效地提高了觸發(fā)器的抗干擾能力，因而也提高了電路的工作可靠性。例1：時(shí)鐘CLK波形如圖所示,試畫出各觸發(fā)器輸出端Q的波形,設(shè)Q的初始狀態(tài)為0.

CLKQ1

Q2根據(jù)觸發(fā)器動(dòng)作特點(diǎn)可分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路。在同步時(shí)序邏輯電路中，存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘使用統(tǒng)一的CLK,狀態(tài)變化發(fā)生在同一時(shí)刻，即觸發(fā)器在時(shí)鐘脈沖的作用下同時(shí)翻轉(zhuǎn);而在異步時(shí)序邏輯電路中，觸發(fā)器的翻轉(zhuǎn)不是同時(shí)的沒有統(tǒng)一的CLK,觸發(fā)器狀態(tài)的變化有先有后。6.1概述第六章時(shí)序邏輯電路時(shí)序邏輯電路的分類：1.時(shí)序邏輯電路包含組合邏輯電路和存儲(chǔ)電路兩個(gè)部分；2.存儲(chǔ)電路的輸出狀態(tài)必須反饋到組合電路的輸入端，與輸入信號(hào)一起，共同決定組合邏輯電路的輸出。時(shí)序邏輯電路根據(jù)輸出信號(hào)的特點(diǎn)時(shí)序邏輯電路可分為米利（Mealy）型和穆爾（Moore）型。在米利型時(shí)序邏輯電路中，輸出信號(hào)不僅取決于存儲(chǔ)電路的狀態(tài)，而且還取決于輸入變量。2.把得到的驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特性方程中，就可以得到每個(gè)觸發(fā)器的狀態(tài)方程，由這些狀態(tài)方程得到整個(gè)時(shí)序邏輯電路的方程組；3.根據(jù)邏輯圖寫出電路的輸出方程；4.寫出整個(gè)電路的狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖和時(shí)序圖；5.由狀態(tài)轉(zhuǎn)換表或狀態(tài)轉(zhuǎn)換圖得出電路的邏輯功能。6.2.時(shí)序邏輯電路的分析方法步驟：1.從給定的邏輯電路圖中寫出每個(gè)觸發(fā)器的驅(qū)動(dòng)方程；電路圖時(shí)鐘方程、驅(qū)動(dòng)方程和輸出方程狀態(tài)方程狀態(tài)圖、狀態(tài)表時(shí)序圖15時(shí)序電路的分析步驟：42將驅(qū)動(dòng)方程代入特性方程判斷電路邏輯功能,檢查自啟動(dòng)3計(jì)算例6.2.2分析圖6.2.4所示的時(shí)序邏輯電路的功能，寫出電路的驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖。6.2.時(shí)序邏輯電路的分析方法圖6.2.4解：（1）驅(qū)動(dòng)方程：（2）狀態(tài)方程D觸發(fā)器的特性方程為Q*＝D，得（3)輸出方程：圖6.2.4(4）狀態(tài)轉(zhuǎn)換表：A＝0時(shí)為4進(jìn)制加法計(jì)數(shù)器A＝1時(shí)為4進(jìn)制減法計(jì)數(shù)器故此電路為有輸入控制的邏輯電路，為可控計(jì)數(shù)器，A＝0為加法計(jì)數(shù)器，A＝1為減法計(jì)數(shù)器。（5)狀態(tài)轉(zhuǎn)換圖：圖6.2.5g.邏輯功能:(1)由于每輸入16個(gè)CLK脈沖觸發(fā)器的狀態(tài)一循環(huán)，并在輸出端C產(chǎn)生一進(jìn)位信號(hào)，故為16進(jìn)制計(jì)數(shù)器。若二進(jìn)制數(shù)碼的位數(shù)為n，而計(jì)數(shù)器的循環(huán)周期為2n，這樣計(jì)數(shù)器又叫二進(jìn)制計(jì)數(shù)器。將計(jì)數(shù)器中能計(jì)到的最大數(shù)稱為計(jì)數(shù)器的容量，為2n－1.(2)計(jì)數(shù)器有分頻功能，也把它叫做分頻器。若CLK脈沖的頻率為f0,則由16進(jìn)制計(jì)數(shù)器的時(shí)序圖可知，輸出端Q0、Q1、Q2、Q3的頻率為f0/2、f0/4、f0/8、f0/16.6.3.2計(jì)數(shù)器計(jì)數(shù)器經(jīng)歷一次計(jì)數(shù)循環(huán)所包含的狀態(tài)數(shù)稱為計(jì)數(shù)器的模。如3位二進(jìn)制計(jì)數(shù)器其模是8。*中規(guī)模集成的4位同步二進(jìn)制計(jì)數(shù)器74161(74LS161):其邏輯圖形符號(hào)及功能表如圖6.3.9所示。6.3.2計(jì)數(shù)器注：74161和74LS161只是內(nèi)部電路結(jié)構(gòu)有些區(qū)別。74LS163也是4位二進(jìn)制加法計(jì)數(shù)器，但清零方式是同步清零1.M<N的情況在N進(jìn)制計(jì)數(shù)器的順序計(jì)數(shù)過程中，若設(shè)法使之跳過（N－M）個(gè)狀態(tài)，就可以得到M進(jìn)制計(jì)數(shù)器了，其方法有置零法（復(fù)位法）和置數(shù)法（置位法）。6.3.2計(jì)數(shù)器置數(shù)法置零法a.置零法：置零法適用于置零（有異步和同步）輸入端的計(jì)數(shù)器，如異步置零的有74LS160、161、191、190、290,同步置零的有74LS163、162，其工作原理示意圖如圖所示。若原來的計(jì)數(shù)器為N進(jìn)制，初態(tài)從S0開始，則到SM－1為M個(gè)循環(huán)狀態(tài)。若清零為異步清零，故提供清零信號(hào)的狀態(tài)為暫態(tài)，它不能計(jì)一個(gè)脈沖，所以為了實(shí)現(xiàn)M進(jìn)制計(jì)數(shù)器，提供清零信號(hào)的狀態(tài)為SM。6.3.2計(jì)數(shù)器異步清零暫態(tài)b.置數(shù)法：有預(yù)置數(shù)功能的計(jì)數(shù)器可用此方法構(gòu)成M進(jìn)制計(jì)數(shù)器。但注意74LS161(160)為同步預(yù)置數(shù)，74LS191(190)為異步預(yù)置數(shù)。置數(shù)法的原理是通過給計(jì)數(shù)器重復(fù)置入某個(gè)數(shù)值的方法跳過（N－M）個(gè)狀態(tài)，從而獲得M進(jìn)制計(jì)數(shù)器的。為了實(shí)現(xiàn)M進(jìn)制計(jì)數(shù)器，同步置數(shù)置數(shù)信號(hào)應(yīng)由SM－1產(chǎn)生，而異步置數(shù)應(yīng)由SM產(chǎn)生。6.3.2計(jì)數(shù)器產(chǎn)生預(yù)置數(shù)信號(hào)的狀態(tài)2.M>N的情況這種情況下，必須用多片N進(jìn)制計(jì)數(shù)器組合起來，才能構(gòu)成M進(jìn)制計(jì)數(shù)器。連接方式有串行進(jìn)位方式、并行進(jìn)位方式、整體置零方式和整體置數(shù)方式。(1)串行進(jìn)位方式和并行進(jìn)位方式：串行進(jìn)位方式：在串行進(jìn)位方式中，以低位片的進(jìn)位信號(hào)作為高位片的時(shí)鐘輸入信號(hào)。兩片始終同時(shí)處于計(jì)數(shù)狀態(tài).6.3.2計(jì)數(shù)器b.若要實(shí)現(xiàn)的M進(jìn)制（如31進(jìn)制）不可分解成兩個(gè)小于N的因數(shù)相乘，則要采用整體置零法或整體置數(shù)法構(gòu)成6.3.2計(jì)數(shù)器（2)整體置零方式和整體置數(shù)方式首先將兩片N進(jìn)制計(jì)數(shù)器按串行進(jìn)位方式或并行進(jìn)位方式聯(lián)成N×N>M進(jìn)制計(jì)數(shù)器，再按照N<M的置零法和置數(shù)法構(gòu)成M進(jìn)制計(jì)數(shù)器。此方法適合任何M進(jìn)制（可分解和不可分解）計(jì)數(shù)器的構(gòu)成。占空比q：脈沖寬度與脈沖周期的比值，即q＝tw

/T10.1概述第十章脈沖波形的產(chǎn)生和整形10.2.1用門電路組成的施密特觸發(fā)器將兩極反相器串接起來，通過分壓電阻把輸出端的電壓反饋到輸入端就夠成施密特觸發(fā)器電路，其電路及其圖形符號(hào)如圖10.2.1所示。1用于波形變換2用于鑒幅3用于脈沖整形4.用于構(gòu)成多諧振蕩器10.3單穩(wěn)態(tài)觸發(fā)器它有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個(gè)不同的工作狀態(tài)