微機(jī)原理教程04

第4章微機(jī)總線4.1總線技術(shù)計(jì)算機(jī)系統(tǒng)的總線結(jié)構(gòu)以總線作為信息傳輸?shù)墓餐ǖ揽偩€結(jié)構(gòu)的特點(diǎn)通過總線相互連接、實(shí)現(xiàn)數(shù)據(jù)傳輸組態(tài)靈活、易于擴(kuò)展等廣泛應(yīng)用的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化便于在互連各個(gè)部件時(shí)遵循共同的總線規(guī)范4.1.1總線類型芯片總線（ChipBus）芯片級(jí)互連，大規(guī)模集成電路芯片內(nèi)部，或系統(tǒng)中各種不同器件連接在一起的總線局部總線（LocalBus）、片內(nèi)總線內(nèi)總線（InternalBus）模板級(jí)互連，主機(jī)內(nèi)部功能單元（模板）間連接的總線板級(jí)總線、母板總線，或系統(tǒng)總線系統(tǒng)總線（SystemBus）是微機(jī)系統(tǒng)的主要總線外總線（ExternalBus）設(shè)備級(jí)互連，微機(jī)與其外設(shè)或微機(jī)之間連接的總線過去，指通信總線現(xiàn)在，常延伸為外設(shè)總線示意圖4.1.2總線的數(shù)據(jù)傳輸主設(shè)備(Master)：控制總線完成數(shù)據(jù)傳輸從設(shè)備(Slave)：被動(dòng)實(shí)現(xiàn)數(shù)據(jù)交換某一時(shí)刻，只能有一個(gè)主設(shè)備控制總線，其他設(shè)備此時(shí)可以作為從設(shè)備某一時(shí)刻，只能有一個(gè)設(shè)備向總線發(fā)送數(shù)據(jù)，但可以有多個(gè)設(shè)備從總線接收數(shù)據(jù)1.總線操作總線請求和仲裁（Busrequest&Arbitration）使用總線的主模塊提出申請總線仲裁機(jī)制確定把總線分配給請求模塊尋址（Addressing）主模塊發(fā)出將要訪問的從模塊地址信息以及有關(guān)命令，啟動(dòng)從模塊數(shù)據(jù)傳送（DataTransfer）源模塊發(fā)出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線傳送到目標(biāo)模塊結(jié)束（Ending）數(shù)據(jù)、地址、狀態(tài)、命令信息均從總線上撤除，讓出總線2.總線仲裁總線仲裁：決定當(dāng)前控制總線的主設(shè)備集中仲裁系統(tǒng)具有中央仲裁器（控制器）負(fù)責(zé)主模塊的總線請求和分配總線的使用分布仲裁各個(gè)主模塊都有自己的仲裁器和唯一的仲裁號(hào)主模塊請求總線時(shí)，發(fā)送其仲裁號(hào)比較各個(gè)主設(shè)備仲裁號(hào)決定3.同步方式同步時(shí)序總線操作過程由共用的總線時(shí)鐘信號(hào)控制適合速度相當(dāng)?shù)钠骷ミB總線，否則需要準(zhǔn)備好信號(hào)讓快速器件等待慢速器件（半同步）處理器控制的總線時(shí)序采用同步時(shí)序異步時(shí)序總線操作需要握手聯(lián)絡(luò)（應(yīng)答）信號(hào)控制傳輸?shù)拈_始伴隨有啟動(dòng)（選通或讀寫）信號(hào)傳輸?shù)慕Y(jié)束有一個(gè)確認(rèn)信號(hào)，進(jìn)行應(yīng)答操作周期可變、可以混合慢速和快速器件4.傳輸類型讀數(shù)據(jù)傳送：數(shù)據(jù)由從設(shè)備到主設(shè)備寫數(shù)據(jù)傳送：數(shù)據(jù)由主設(shè)備到從設(shè)備猝發(fā)傳送（數(shù)據(jù)塊傳送）給出起始地址，將固定塊長的數(shù)據(jù)一個(gè)接一個(gè)地從相鄰地址讀出或?qū)懭雽懞笞x（Read-After-Write）先寫后讀同一個(gè)地址單元，適用于校驗(yàn)讀修改寫（Read-Modify-Write）先讀后寫同一個(gè)地址單元，適用共享數(shù)據(jù)保護(hù)廣播（Broadcast）一個(gè)主設(shè)備對多個(gè)從設(shè)備的寫入操作5.性能指標(biāo)總線寬度總線能夠同時(shí)傳送的數(shù)據(jù)位數(shù)位數(shù)越多，一次能夠傳送的數(shù)據(jù)量越大總線頻率總線信號(hào)的時(shí)鐘頻率時(shí)鐘頻率越高，工作速度越快總線帶寬（Bandwidth）單位時(shí)間傳輸?shù)臄?shù)據(jù)量總線帶寬越大，總線性能越高總線帶寬總線帶寬＝總線傳輸速率＝吞吐率總線帶寬＝傳輸?shù)臄?shù)據(jù)量÷需要的時(shí)間常用單位每秒兆字節(jié)（MB/s）每秒兆位（Mb/s）或每秒位（bps）5MHz的8088處理器8÷（4×0.2×10-6）bps＝10×106bps＝1.25MB/S舉例1M＝1064.28088的引腳信號(hào)請?zhí)貏e關(guān)注以下幾個(gè)方面：指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫表示信號(hào)從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號(hào)的流向⑴引腳的功能示意圖4.2.18088的兩種組態(tài)模式兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)最小組態(tài)模式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)8088本身提供所有的系統(tǒng)總線信號(hào)最大組態(tài)模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)兩種組態(tài)下的內(nèi)部操作并沒有區(qū)別8088的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET8088通常在信號(hào)名稱加上劃線（如：MX）或星號(hào)（如：MX*）表示低電平有效4.2.2地址/數(shù)據(jù)信號(hào)AD7~AD0（Address/Data）地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài)在訪問存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7~A0其他時(shí)間用于傳送8位數(shù)據(jù)D7~D04.2.2地址/數(shù)據(jù)信號(hào)（續(xù)1）A15~A8（Address）

中間8位地址引腳，輸出、三態(tài)這些引腳在訪問存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間8位地址A15~A84.2.2地址/數(shù)據(jù)信號(hào)（續(xù)2）A19/S6~A16/S3（Address/Status）地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài)這些引腳在訪問存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高4位地址A19~A16在訪問外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無效其他時(shí)間輸出狀態(tài)信號(hào)S6~S34.2.3讀寫控制信號(hào)用于控制存儲(chǔ)器或I/O端口進(jìn)行數(shù)據(jù)傳輸存儲(chǔ)器外設(shè)CPURead

Write1.基本讀寫引腳ALE（AddressLatchEnable）地址鎖存允許，輸出、三態(tài)、高電平有效ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7~AD0和A19/S6~A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來1.基本讀寫引腳（續(xù)1）IO/M*（InputandOutput/Memory）

I/O或存儲(chǔ)器訪問，輸出、三態(tài)該引腳輸出高電平時(shí)，表示CPU將訪問I/O端口，這時(shí)地址總線A15~A0提供16位I/O口地址該引腳輸出低電平時(shí)，表示CPU將訪問存儲(chǔ)器，這時(shí)地址總線A19~A0提供20位存儲(chǔ)器地址1.基本讀寫引腳（續(xù)2）WR*（Write）

寫控制，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或I/O端口RD*（Read）讀控制，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù)2.基本總線操作IO/M*、WR*和RD*是最基本的控制信號(hào)組合后，控制4種基本的總線操作總線操作信號(hào)IO/M*WR*RD*存儲(chǔ)器讀MEMR*低高低存儲(chǔ)器寫MEMW*低低高I/O讀IOR*高高低I/O寫IOW*高低高3.同步操作引腳READY存儲(chǔ)器或I/O口就緒，輸入、高電平有效總線操作周期中，CPU會(huì)測試該引腳如果測到高有效，CPU直接進(jìn)入下一步如果測到無效，CPU將插入等待周期等待周期中仍然要監(jiān)測READY信號(hào)，確定是否繼續(xù)插入等待周期4.2.4其他控制信號(hào)處理器必定具有地址總線數(shù)據(jù)總線基本讀寫控制信號(hào)還有中斷請求和響應(yīng)信號(hào)總線請求和響應(yīng)信號(hào)時(shí)鐘信號(hào)、復(fù)位信號(hào)電源Vcc地線GND1.中斷請求和響應(yīng)引腳INTR（InterruptRequest）可屏蔽中斷請求，輸入、高電平有效有效時(shí)，表示請求設(shè)備向CPU申請可屏蔽中斷該中斷請求是否響應(yīng)受控于IF（中斷允許標(biāo)志）、可以被屏蔽掉1.中斷請求和響應(yīng)引腳（續(xù)1）INTA*（InterruptAcknowledge）可屏蔽中斷響應(yīng)，輸出、低電平有效有效時(shí)，表示來自INTR引腳的中斷請求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期1.中斷請求和響應(yīng)引腳（續(xù)2）NMI（Non-MaskableInterrupt）不可屏蔽中斷請求，輸入、上升沿有效有效表示外界向CPU申請不可屏蔽中斷該中斷請求不能被CPU屏蔽，所以優(yōu)先級(jí)別高于INTR（可屏蔽中斷）主機(jī)與外設(shè)進(jìn)行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障2.總線請求和響應(yīng)引腳HOLD總線保持（即總線請求），輸入、高電平有效有效時(shí)，表示總線請求設(shè)備向CPU申請占有總線該信號(hào)從有效回到無效時(shí)，表示總線請求設(shè)備對總線的使用已經(jīng)結(jié)束，通知CPU收回對總線的控制權(quán)2.總線請求和響應(yīng)引腳（續(xù)1）HLDA（HOLDAcknowledge）總線保持響應(yīng)（總線響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線請求并已將總線釋放此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線待到總線請求信號(hào)HOLD無效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán)3.其它引腳RESET復(fù)位請求，輸入、高電平有效該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時(shí)，CPU將重新開始工作8088復(fù)位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H3.其它引腳（續(xù)1）CLK（Clock）

時(shí)鐘輸入系統(tǒng)通過該引腳給CPU提供內(nèi)部定時(shí)信號(hào)8088的標(biāo)準(zhǔn)工作時(shí)鐘為5MHzIBMPC/XT機(jī)的8088采用了4.77MHz的時(shí)鐘，其時(shí)鐘周期約為210ns3.其它引腳（續(xù)2）MN/MX*（Minimum/Maximum）組態(tài)選擇，輸入接高電平時(shí)，8088引腳工作在最小組態(tài)；反之，8088工作在最大組態(tài)TEST*測試，輸入、低電平有效使用協(xié)處理器8087時(shí)，通過該引腳和WAIT指令，可使8088與8087的操作保持同步“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號(hào)可以分成三類信號(hào)8位數(shù)據(jù)線：D0~D720位地址線：A0~A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、