EDA實驗報告-4位十進制頻率計設計

EDA實驗報告課程名稱：EDA技術實驗名稱：4位十進制頻率計設計班級：姓名：指導老師：簽名：實驗目的設計4位十進制頻率計，學習較復雜的數(shù)字系統(tǒng)設計方法；用VHDL硬件描述語言進行模塊電路的設計；掌握較為復雜的原理圖層次化設計，熟悉詳細的設計流程。實驗儀器計算機一臺；QuartusⅡ軟件；U盤。實驗內(nèi)容與步驟在QuartusⅡ上完成4位計數(shù)器、測頻控制器的設計以及4位鎖存器的設計，根據(jù)以上三個設計完成4位十進制頻率計的設計并驗證。1.4位計數(shù)器設計（1）輸入完整的VHDL語言描述，具體描述如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4BISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ENA:INSTD_LOGIC;OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT4B;ARCHITECTUREbehavOFCNT4BISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINP_REG:PROCESS(CLK,RST,ENA)BEGINIFRST='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENCQI<=CQI+1;ENDIF;ENDIF; OUTY<=CQI;ENDPROCESSP_REG;--進位輸出COUT<=CQI(0)ANDCQI(1)ANDCQI(2)ANDCQI(3);ENDbehav;(2)模塊圖形符號及邏輯功能描述如圖1所示。圖14位計數(shù)器結(jié)構體（3）仿真結(jié)果及分析，結(jié)果如圖2所示。圖24位計數(shù)器仿真波形分析：對照波形進行分析，結(jié)果正確說明設計無誤。2.測頻控制器的設計（1）輸入完整的VHDL語言描述，具體描述如下。LIBRARYIEEE;--測頻控制器USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLKK:INSTD_LOGIC;--1HzCNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);ENDTESTCTL;ARCHITECTUREbehavOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,DIV2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDbehav;3.4位鎖存器的設計（1）輸入完整的VHDL語言描述，具體描述如下。LIBRARYIEEE;--4位鎖存器USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG4BISPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDREG4B;ARCHITECTUREbehavOFREG4BISBEGINPROCESS(LOAD,DIN)BEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;--時鐘到來時，鎖存輸入數(shù)據(jù)ENDIF;ENDPROCESS;ENDbehav;將完成的4位計數(shù)器、測頻控制器以及4位鎖存器的設計打包成模塊以便設計頂層文件時調(diào)用。頂層文件的設計，結(jié)果如圖3所示編譯、綜合和適配頻率計頂層設計文件，完全通過，設計到目