集成電路原理第五章習(xí)題解答

第五章習(xí)題1、名詞解釋：自對(duì)準(zhǔn)工藝LOCOS設(shè)計(jì)規(guī)那么根據(jù)講義和教材組織整理。

名詞解釋的解答要領(lǐng)：概念或定義——是什么有何特點(diǎn)有何應(yīng)用2、：VLSI電路的長(zhǎng)互連系統(tǒng)中，一金屬長(zhǎng)連線的電阻率為，長(zhǎng)度為L(zhǎng)，寬度W，厚度d；互連層間介質(zhì)的介電常數(shù)為ox，其厚度tox。那么〔1〕請(qǐng)畫出此長(zhǎng)連線寄生阻容的等效網(wǎng)絡(luò)?！?〕求由此引起的延遲時(shí)間?！?〕假設(shè)考慮邊際電場(chǎng)效應(yīng)所形成的電容Cff，求此時(shí)的互連延遲時(shí)間。

(1)長(zhǎng)互連寄生阻容等效網(wǎng)絡(luò)應(yīng)采用分布模型，即(2)此網(wǎng)絡(luò)的延遲時(shí)間

(3)如考慮單位長(zhǎng)度邊際電場(chǎng)電容Cff，那么3、如下圖多層連接的導(dǎo)電層結(jié)構(gòu)，假設(shè)采用5m工藝，并參考表中列出的各導(dǎo)電層典型電容值，分別計(jì)算金屬層、多晶硅層和擴(kuò)散層相對(duì)于襯底的電容。電容PF/

m2擴(kuò)散層-襯底1

10-4多晶硅層-襯底0.4

10-4金屬層-襯底0.3

10-4解：此題關(guān)鍵在于理解各導(dǎo)電層的層次關(guān)系，考慮有交疊局部情況下，中間層對(duì)上、下層的屏蔽作用。(1)金屬層與襯底之間構(gòu)成的電容CMetal=〔1003〕0.310-4=1002.532.50.310-4=5.62510-2PF(2)多晶硅與襯底之間構(gòu)成的電容CPoly=〔44+2+22〕0.410-4=2220.410-4=5.510-3PF(3)擴(kuò)散層與襯底之間構(gòu)成的電容CDiff=〔102〕110-4=202110-4=1.2510-2PF4、以設(shè)計(jì)規(guī)那么為準(zhǔn)，按10000:1比例畫出采用CMOS硅柵工藝的兩輸入端與非門電路幅員，其中：CD=1m，N管寬長(zhǎng)比均取2:1，P管均取1:1，各層圖例可自己定義?！沧詈貌捎米鴺?biāo)紙或電腦繪圖〕解題提示：(1)由CD=1m，可知=0.5m，幅員中各間距均以=0.5m的整數(shù)倍取值。(2)按10000:1的比例，即坐標(biāo)紙上的1cm對(duì)應(yīng)1m。(3)繪圖時(shí)可采取兩種方案：先畫出草圖，標(biāo)出各版次圖形之間的間距，并在坐標(biāo)紙上標(biāo)出對(duì)應(yīng)位置，檢查無(wú)誤后，根據(jù)所定的各層圖例或顏色連成圖形，這樣可防止反復(fù)修改，影響圖紙美觀。先確定最小、最內(nèi)層的圖形，如漏、源區(qū)的接觸孔，由內(nèi)向外按設(shè)計(jì)規(guī)那么要求依次畫出各道版次。適合于對(duì)工藝、幅員比較熟練者采用。布局、布線技巧可參考講義或教材。此題中容易出現(xiàn)的問(wèn)題是W/L=1:1的PMOS管，應(yīng)采用啞鈴狀結(jié)構(gòu)：5、分析如下幅員，要求：〔1〕提取并畫出電路圖；〔2〕分析該電路功能。由電路圖可知應(yīng)為邏輯電路，列出其真值表如下