第三章 TS201系統(tǒng)組成備份-63

第三章

ADSP-TS20xSTigersharc?系統(tǒng)設(shè)計(jì)

23.1電源ADSP-TS201S處理器有以下幾個(gè)電源：VDD(內(nèi)部)VDD_A(模擬PLL)VDD_IO(外部I/O)可選的VDD_DRAM(DRAM)

注：外部VDD_DRAM的供電只在內(nèi)部DRAM電壓整流器失能的情況下使用。3電壓范圍

41.VDD供電VDD電源引腳用來給所有的內(nèi)部邏輯供電，除了DRAM，I/O和PLL。2.VDD_A供電兩個(gè)VDD_A電源引腳用來直接對(duì)PLL進(jìn)行供電。這些引腳要與VDD電源引腳隔離，所以要加額外的去耦和濾波電路減少噪聲。對(duì)于多處理器設(shè)計(jì)，ADI建議對(duì)每一個(gè)處理器進(jìn)行單獨(dú)供電。3.VDD_IO供電VDD_IO對(duì)所有的I/O模塊供電，包括所有的鏈路口LVDS。當(dāng)使能內(nèi)部VDD_DRAM電源，VDD_IO也對(duì)整流器提供電流。4.VDD_DRAM供電ADSPTS201包含一個(gè)可選的對(duì)嵌入式DRAM進(jìn)行供電的內(nèi)部電源。假如電源失能，必須由外部電壓來供電。假如電源使能，VDD_IO將被用來產(chǎn)生VDD_DRAM的供電電源。5電源加電順序假如使能內(nèi)部VDD_DRAM整流器，VDD/VDD_A和VDD_IO的加電不分先后順序。假如失能內(nèi)部VDD_DRAM整流器，VDD和VDD_IO加電不分先后順序，然而，VDD_DRAM必須在VDD_IO后加電。連到ADSP-TS20xS上的3.3V供電器件：FPGAs、ASICs或存儲(chǔ)器應(yīng)該在VDD_IO后加電。6多處理器系統(tǒng)電源設(shè)計(jì)對(duì)于多片ADSPTS201S處理器系統(tǒng)可采用集中供電方式或分布式供電方式。集中供電方式是指各處理器的同一種電源由一個(gè)電源芯片供電。分布式供電方式是指各處理器的同一種電源由幾個(gè)電源芯片供電，每個(gè)電源芯片只給一個(gè)ADSPTS201S處理器供電。集中供電方式電路簡單，成本較低。分布式供電方式有較高的可靠性，較低的電源噪聲與干擾。綜合考慮，推薦采用分布式供電方式。73.2復(fù)位TS20xS有四類復(fù)位：上電復(fù)位，正常復(fù)位，DSP核復(fù)位和JTAG/Emulator復(fù)位。

上電復(fù)位,上電復(fù)位期間，電源電壓正上升到其額定值，/RST_IN引腳必須有效(低)，在電壓穩(wěn)定后保持2mS的低電平。另外，電壓穩(wěn)定之后，/RST_IN無效之前，SCLK必須運(yùn)行2mS并保持穩(wěn)定。正常復(fù)位,正常復(fù)位定義為上電復(fù)位后的任何芯片復(fù)位。要求電源，SCLK和其他信號(hào)必須穩(wěn)定。DSP核復(fù)位,設(shè)置寄存器EMUCTL中的SWRST位復(fù)位DSP核，外部端口和I/O口則不會(huì)復(fù)位。有時(shí)也指DSP軟件復(fù)位。/TRSTJTAG和Emulator復(fù)位,/TRST復(fù)位引腳不僅復(fù)位JTAG端口，也為Emulator接口提供復(fù)位信號(hào)。8復(fù)位引腳與ADSP_TS201S的復(fù)位電路相關(guān)的四個(gè)外部引腳為/RST_IN,/RST_OUT,/POR_IN以及/TRST。其中三個(gè)引腳/RST_IN,/RST_OUT,/POR_IN與核以及DRAM的復(fù)位有關(guān)。/TRST是JTAG和Emulator復(fù)位引腳。/RST_IN是芯片硬件復(fù)位引腳輸入，/RST_OUT為/RST_IN在芯片內(nèi)部的同步延遲。/POR_IN用來復(fù)位內(nèi)部DRAM。9復(fù)位電路接法10復(fù)位信號(hào)的產(chǎn)生方法

113.3程序加載方式

12/BMS引腳

/BMS引腳用來設(shè)置EPROM(默認(rèn))或外部加載模式。要改變默認(rèn)值，在/BMS和VDD_IO之間加一500Ω的上拉電阻。131415161718193.4時(shí)鐘系統(tǒng)

ADSPTS201S的時(shí)鐘系統(tǒng)包含以下幾種：SCLK系統(tǒng)輸入時(shí)鐘CCLK內(nèi)核時(shí)鐘SOCCLKSOC總線工作時(shí)鐘LxCLKOUT鏈路口輸出時(shí)鐘20各時(shí)鐘介紹SCLK系統(tǒng)輸入時(shí)鐘:為外部總線口提供時(shí)鐘DSP。CCLK內(nèi)核時(shí)鐘。是ADSPTS201內(nèi)核工作時(shí)鐘，最高達(dá)600MHZ。CCLK頻率=SCLK頻率×SCLKRAT。SCLKRAT用SCLKRAT2-0引腳編程確定。SOCCLK為SOC總線工作時(shí)鐘，它等于CCLK頻率的一半。LxCLKOUT鏈路口輸出時(shí)鐘,它等于CCLK頻率的1/RC。RC的值可編程確定。21系統(tǒng)中時(shí)鐘信號(hào)的速率內(nèi)核工作在高的時(shí)鐘頻率

?內(nèi)核時(shí)鐘由SCLK倍頻得到的CCLK提供外部接口工作在低的時(shí)鐘頻率SCLK

?

多處理器總線?HOST接口?外部存儲(chǔ)器?外部總線22時(shí)鐘輸入信號(hào)關(guān)系圖

PLL23SCLK倍頻系數(shù)選擇

24時(shí)鐘系統(tǒng)參考電壓管腳ADSP-TS201有2個(gè)時(shí)鐘參考電壓管腳，SCLK_VREFl和SCLK_VREF2，這兩個(gè)管腳應(yīng)該連在一起。否則處理器將不能正常工作。時(shí)鐘參考電壓應(yīng)當(dāng)設(shè)置為SCLK輸入電壓的一半，所有電容的偏差必須為1％。在多處理器設(shè)計(jì)中，所有的DSP均使用同一個(gè)VREF，因此每個(gè)DSP均需要一個(gè)1nF的高速去耦電容緊靠VREF引腳。同時(shí)要確保VREF遠(yuǎn)離噪聲源，以免其信號(hào)受到噪聲耦合。25

SCLK_VREF參考電路

26時(shí)鐘驅(qū)動(dòng)電路通常，在多處理器系統(tǒng)中要采用同頻同相的時(shí)鐘。所以在整個(gè)系統(tǒng)中一定要采用一個(gè)統(tǒng)一的時(shí)鐘。在設(shè)計(jì)過程中，為了保證時(shí)鐘的同步，可以采用時(shí)鐘驅(qū)動(dòng)芯片，可以同時(shí)輸出多路時(shí)鐘，也可為TS201SDRAM提供系統(tǒng)時(shí)鐘。27283.5JTAG接口

ADSP-TS201提供了一個(gè)完全兼容IEEE1149.1標(biāo)準(zhǔn)的測試訪問端口。通過這個(gè)端口仿真器能夠訪問DSP的內(nèi)部，允許開發(fā)者裝載代碼，設(shè)置斷點(diǎn)，觀察變量和寄存器。ADSP-TS201JTAG仿真器是一個(gè)14腳的標(biāo)準(zhǔn)接口，第3腳是沒有任何連接的。在調(diào)試過程中第3腳必須拔出來。29JTAG引腳30313.6ADSPTS201接口設(shè)計(jì)ADSPTS201提供的接口有：外部總線接口SDRAM接口鏈路口接口主機(jī)接口鏈路口接口FPGA接口AD/DA接口323.6.1外部總線接口ADSP-TS201外部總線支持各種不同的通用／專用協(xié)議，并且可以通過編程進(jìn)行配置。外部總線接口支持流水線協(xié)議，慢速設(shè)備協(xié)議和SDRAM協(xié)議。相應(yīng)的接口配置有：流水線協(xié)議接口，慢速設(shè)備協(xié)議接口和SDRAM/FLASH接口。33外部總線接口的數(shù)據(jù)傳輸3435流水線協(xié)議接口ADSPTS20XS系列處理器采用流水線協(xié)議來實(shí)現(xiàn)與其它ADSPTS20XS系列處理器、主機(jī)和快速同步存儲(chǔ)器的接口。流水線協(xié)議用來提供流水線方式的數(shù)據(jù)傳輸，在該傳輸協(xié)議下，盡管傳輸延時(shí)可以為4個(gè)周期，但每個(gè)時(shí)鐘周期可以傳輸一個(gè)數(shù)據(jù)。控制流水線協(xié)議進(jìn)行數(shù)據(jù)傳輸?shù)男盘?hào)包含如下引腳：/RD-----數(shù)據(jù)傳輸讀信號(hào)/WRH和/WRL-----數(shù)據(jù)傳輸過程寫控制信號(hào)/BRST-----突發(fā)方式數(shù)據(jù)傳輸指示。指示下一個(gè)周期采用當(dāng)前時(shí)鐘周期同樣的數(shù)據(jù)傳輸方式/ACK----握手信號(hào)，由從設(shè)備驅(qū)動(dòng)。如果該信號(hào)有效，表示從設(shè)備已經(jīng)準(zhǔn)備好，可以接收或者已經(jīng)發(fā)送數(shù)據(jù)。流水線協(xié)議數(shù)據(jù)傳輸有兩種方式:普通流水線協(xié)議和突發(fā)流水線協(xié)議36流水線協(xié)議接口電路

37慢速設(shè)備協(xié)議接口為了使處理器能夠直接與低性能的存儲(chǔ)器和外部設(shè)備進(jìn)行連接，ADSPTS20X系列處理器支持慢速設(shè)備協(xié)議，且慢速設(shè)備協(xié)議支持同步和異步設(shè)備。ADSPTS20X系列處理器的尋址空間Bank0，Bank1和主機(jī)空間都可以配置成為慢速設(shè)備協(xié)議。慢速設(shè)備協(xié)議通過系統(tǒng)配置寄存器(SYSCON)進(jìn)行設(shè)置。38慢速設(shè)備協(xié)議接口電路

39SDRAM接口

TS20l可以采用流水線協(xié)議訪問存儲(chǔ)系統(tǒng)，數(shù)據(jù)傳送速度非?？?。另外TS20l有片上的SDRAM控制器，支持SDRAM協(xié)議。ADSP-TS201處理器有一個(gè)專用的SDRAM接口．可以實(shí)現(xiàn)與標(biāo)準(zhǔn)SDRAM6Mb，64Mb，128Mb．256Mb．512Mb的無縫連接。支持1024-，512-，256字的頁面長度，通過對(duì)SDRCON寄存器的編程可實(shí)現(xiàn)頁面長度的選擇。同時(shí)SDRAM占用TS201的外部存儲(chǔ)空間地址，通過設(shè)置／MSSD3～0來確定SDRAM的地址空間范圍。40（1）對(duì)于32位數(shù)據(jù)總線其連接方式如下SDRAM地址Bit9～0與TS201ADDR9～0相連；

SDRAM地址Bit10與TS201的SDA10管腳相連；

SDRAM地址Bit15～11與TS201ADDR15～11相連。（2）對(duì)于64位數(shù)據(jù)總線，連接方式如下：

SDRAM地址Bit9～0與TS201ADDR10～1相連，TS201ADDR0懸空；

SDRAM地址Bit10與TS201的SDA10管腳相連；

SDRAM地址Bit14～11與TS201ADDR15～12相連。

41SDRAM接口電路423.6.2FLASH接口當(dāng)TS201處理器內(nèi)部存儲(chǔ)器空間有限時(shí)，可以利用外部口總線擴(kuò)展外部存儲(chǔ)空間．外部存儲(chǔ)空間可以選擇RAM、FLASH等器件．利用FLASH器件，除了可以存放DSP的加載程序，實(shí)現(xiàn)系統(tǒng)的加載之外，還可以存放數(shù)據(jù)文件。43TS201與FLASH的接口電路443.6.3主機(jī)接口

TS20XDSP總線接口具有存儲(chǔ)器映射的特性，且提供了專門的主機(jī)總線請(qǐng)求信號(hào)，支持主機(jī)與處理器接口方式，能夠?qū)崿F(xiàn)一個(gè)主機(jī)處理器與多個(gè)TS20XDSP構(gòu)成的多處理器系統(tǒng)相連．通過主機(jī)接口，主機(jī)能夠訪問到TS20XDSP所有的內(nèi)部存儲(chǔ)器、通用寄存器和內(nèi)部資源，例如DMA控制寄存器等。45TS20X與主機(jī)接法463.6.4ADSP-TS201與FPGA接口

由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢及DSP芯片在復(fù)雜算法處理上的優(yōu)勢，DSP+FPGA的實(shí)時(shí)信號(hào)處理系統(tǒng)的應(yīng)用越來越廣泛。TigerSHARC系列DSP芯片與外部進(jìn)行數(shù)據(jù)通信主要有兩種方式：總線方式和鏈路口方式。鏈路口方式更適合于FPGA與DSP之間的實(shí)時(shí)通信。47TigerSHARC與FPGA接法48TigerSHARC與FPGA接口舉例493.6.5A/D和D/A接口DSP系統(tǒng)通常都需要通過ADC或DAC芯片，實(shí)現(xiàn)連續(xù)模擬信號(hào)與DSP要求的數(shù)字信號(hào)之間的變換。A/D的數(shù)字接口有并行和串行兩種方式，根據(jù)接口方式，它可以分為并行總線A/D，串行A/D兩類。串行方式連線少，硬件簡單，但速度較低，難以滿足較高速A/D的數(shù)據(jù)傳輸要求。所以較高速A/D都采用并行接口與DSP總線相連。DSP采用總線和A/D接口，具有數(shù)據(jù)傳輸速度快的優(yōu)點(diǎn)。5051523.6.6多處理器系統(tǒng)TS20XDSP之間的數(shù)據(jù)傳輸通道可選擇的只有兩種方式：高速鏈路口（link）高速外部總線口（簇總線）由多TS20XDSP構(gòu)成的多處理器系統(tǒng)從數(shù)據(jù)傳輸方式來看，有3種模型：高速鏈路口（link）耦合模型：松耦合系統(tǒng)高速外部總線口耦合模型：緊耦合系統(tǒng)高速鏈路口（link）和高速外部總線口