第2章 組合邏輯

第2章組合邏輯2.1組合邏輯分析2.2組合邏輯設(shè)計(jì)

2.3組合邏輯電路的等價(jià)交換

2.4數(shù)據(jù)選擇器與分配器2.5譯碼器和編碼器2.6數(shù)據(jù)比較器和加法器2.7奇偶校驗(yàn)器本章要求1、理解數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器等中規(guī)模部件的基本原理；2、掌握使用數(shù)據(jù)選擇器和譯碼器設(shè)計(jì)組合邏輯電路的方法；3、了解其他組合邏輯電路的原理。重點(diǎn)：組合邏輯電路的分析、組合邏輯電路的設(shè)計(jì)、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器等中規(guī)模部件的基本原理和應(yīng)用。第2章組合邏輯組合邏輯分析就是根據(jù)已知邏輯電路圖，找出組合邏輯電路的輸入與輸出關(guān)系，確定在什么樣的輸入取值組合下對應(yīng)的輸出為“1”，即求出電路的邏輯功能。2.1組合邏輯分析組合邏輯電路與時序邏輯電路組合邏輯電路:電路任意時刻的輸出僅僅取決于該時刻的輸入信號的狀態(tài)，而與電路原來的狀態(tài)無關(guān)。時序邏輯電路：電路任意時刻的輸出狀態(tài)不僅取決于該時刻的輸入信號的狀態(tài)，而且還與電路原來的狀態(tài)有關(guān)。(簡稱時序電路)。2.1組合邏輯分析2.1.1逐級電平推導(dǎo)法方法：先假設(shè)輸出為邏輯1或0，然后逐級向前推導(dǎo)，直到確定輸入的邏輯值?！纠?】分析圖中所示的邏輯電路。采用逐級電平推導(dǎo)法:

由F=1,知X1=0或X2=0由X1=0,知A=1,B=1由X2=0,知A=0,B=0由此可知:當(dāng)輸入量A、B都為1或0時，輸出F=1。因此這是判別兩個輸入量A和B是否相等的邏輯電路。第2章組合邏輯2.1.2列寫邏輯表達(dá)式法方法：寫出邏輯表達(dá)式，化簡，分析邏輯功能?！纠?】指出圖中所示電路的邏輯功能。采用逐級電平法不方便，而寫出邏輯表達(dá)式就比較方便：該電路邏輯功能：四輸入或門。2.1組合邏輯分析2.1.3數(shù)字波形圖分析法方法：對邏輯門的所有輸入變量施以輸入波形，逐級畫出各個門電路的輸出波形，乃至畫出最后的輸出波形?！纠?】圖(a)所示的邏輯電路有A,B,C,D四個變量，輸入波形如圖(b)所示。畫出X1，X2，X3，X4及最后輸出F的數(shù)字波形圖。2.1組合邏輯分析2.1組合邏輯分析2.1.4列寫邏輯電路真值表法方法：寫出邏輯表達(dá)式，化簡，列出真值表，找出輸出為“1”的組合，分析其功能?！纠?】分析圖中所示電路的邏輯功能。ABCF00000011010101111001101111001110由真值表看出：當(dāng)ABC組合為001、010、011、100、101時，輸出F為1。2.1組合邏輯分析2.1.5組合邏輯中的競爭冒險(xiǎn)1、什么是競爭冒險(xiǎn)？前面討論組合邏輯電路時，都是假定輸入和輸出信號已處于穩(wěn)定狀態(tài)下來分析的。下面討論信號在狀態(tài)轉(zhuǎn)換過程中，有些電路出現(xiàn)的一種現(xiàn)象—競爭冒險(xiǎn)。在組合電路中，當(dāng)邏輯門有兩個互補(bǔ)輸入信號同時向相反狀態(tài)變化時，輸出端可能產(chǎn)生過渡干擾脈沖的現(xiàn)象稱為競爭冒險(xiǎn)。2.1組合邏輯分析例如，圖所示電路中，理論上，。按照電路的表達(dá)式，應(yīng)為：但是實(shí)際上,B是由A經(jīng)反相器延遲后到達(dá)與非門，所以B的變化落后于A的變化，從而F信號卻出現(xiàn)了負(fù)向窄脈沖。我們把這種兩個互補(bǔ)信號同時向相反狀態(tài)變化的現(xiàn)象叫競爭。當(dāng)A先由0變?yōu)?，B后由1變?yōu)?，他們存在同時為1的情況，故F不恒為1，會產(chǎn)生干擾脈沖。當(dāng)A先由1變?yōu)?，B后由0變?yōu)?，他們不存在同時為1的情況，故F恒為1，不會產(chǎn)生干擾脈沖?？梢姡嬖诟偁幀F(xiàn)象的電路不一定都產(chǎn)生過渡干擾脈沖，只是存在產(chǎn)生過渡干擾脈沖的危險(xiǎn)而已，故稱其為競爭冒險(xiǎn)。2.1組合邏輯分析2、如何消除競爭冒險(xiǎn)現(xiàn)象？(1)加選通脈沖當(dāng)A=C=1解決：在接收了輸入信號并且電路達(dá)到了新的穩(wěn)態(tài)之后，才加入選通脈沖。2.1組合邏輯分析(2)修改邏輯設(shè)計(jì)上例中，我們可以把表達(dá)式變換一下，根據(jù)常用布爾公式可知：上式增加了AC項(xiàng)以后，函數(shù)關(guān)系不變，但當(dāng)A=C=1時，輸出F恒為１，不再產(chǎn)生干擾脈沖。所以，把電路按上式修改，即可消除競爭冒險(xiǎn)。2.2組合邏輯設(shè)計(jì)2.2.1組合邏輯設(shè)計(jì)步驟組合邏輯設(shè)計(jì)——組合邏輯電路的設(shè)計(jì)，根據(jù)課題要求確定電路的邏輯功能，畫出實(shí)現(xiàn)該功能的邏輯電路。設(shè)計(jì)步驟：2.2.2一般組合邏輯設(shè)計(jì)例：設(shè)計(jì)一個多數(shù)表決電路，以判斷A、B、C三人中是否多數(shù)贊同。解：(1)輸入變量：A、B、C，“1”表示贊同，“0”表示反對；輸出變量：F，

“1”表示多數(shù)贊同，“0”表示多數(shù)反對。列出真值表。ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(2)寫出邏輯表達(dá)式并化簡。2.2.2一般組合邏輯設(shè)計(jì)例：在舉重比賽中，有3名裁判，其中1名為主裁判。當(dāng)有兩名以上裁判（其中必須有1名主裁判）認(rèn)為運(yùn)動員舉杠鈴合格，就按動電鈕，可發(fā)出成績有效的信號。請?jiān)O(shè)計(jì)該組合邏輯電路。解：三個裁判為三個輸入變量A、B、C，其中A為主裁判，Y為成績是否有效的信號輸出；輸入：合格為1，不合格為0；輸出：成績有效為1，無效為0

。列出真值表。ABC

Y

000001010011100101110111

00000111

2.2.3利用任意項(xiàng)的邏輯設(shè)計(jì)例：用與非門設(shè)計(jì)一個判別電路，判別8421碼的十進(jìn)制的值>=5。要求用與非門實(shí)現(xiàn)。解：設(shè)輸入變量為A、B、C、D，輸出變量為F。當(dāng)

ABCD>=0101時，F(xiàn)=1；當(dāng)ABCD<0101時，F(xiàn)=0。A、B、C、D的取值不可能出現(xiàn)1010～1111。由此可列出要設(shè)計(jì)的電路的真值表：A

B

C

DF0

0

0

000

0

0

100

0

1

000

0

1

100

1

0

000

1

0

110

1

1

010

1

1

111

0

0

011

0

0

111

0

1

0Φ1

0

1

1Φ1

1

0

0Φ1

1

0

1Φ1

1

1

0Φ1

1

1

1Φ2.2.3利用任意項(xiàng)的邏輯設(shè)計(jì)由真值表寫出邏輯表達(dá)式并化簡。A

B

C

DF0

0

0

000

0

0

100

0

1

000

0

1

100

1

0

000

1

0

110

1

1

010

1

1

111

0

0

011

0

0

111

0

1

0Φ1

0

1

1Φ1

1

0

0Φ1

1

0

1Φ1

1

1

0Φ1

1

1

1Φ2.2.3利用任意項(xiàng)的邏輯設(shè)計(jì)表達(dá)式要求用與非門實(shí)現(xiàn)，電路圖如下：2.3組合邏輯電路的等價(jià)交換2.3.1狄摩根定理的應(yīng)用1、與非門、非或門等價(jià)性2、非與門、或非門等價(jià)性2.3.2與非門、或非門作為通用元件一個邏輯函數(shù)，可以用“與非門”實(shí)現(xiàn)，可以用“或非門”實(shí)現(xiàn)，也可以用“與或非門”實(shí)現(xiàn)。這種邏輯變換帶來了很大靈活性。但我們要考慮的是：你手頭有什么邏輯器件？設(shè)計(jì)中以節(jié)省器件為目標(biāo)，還是提高工作速度為目標(biāo)？特別是要考慮信號經(jīng)過門的級數(shù)越多，傳輸延遲時間就越長。2.3.2與非門、或非門作為通用元件例：與非門作為通用元件，如圖所示。注意：信號每經(jīng)過一級與非門，延遲時間為一個ty

。因此在（b）、（c）情況下傳輸延遲為2ty。2.3.2與非門、或非門作為通用元件例：或非門作為通用元件，如圖所示。2.3.3利用與非門／非或門進(jìn)行等價(jià)變換左邊的邏輯門電路實(shí)現(xiàn)與或運(yùn)算，中間輸出與輸入帶兩個小圓圈符號，它表示“非”運(yùn)算，連續(xù)兩個非，可以將非符號（小圓圈）取消，因此等價(jià)于右邊的邏輯電路。顯然右邊邏輯電路的傳輸速度快２倍。2.3.4邏輯函數(shù)的“與或非”門實(shí)現(xiàn)

將最簡“與或”表達(dá)式變換為“與或非”表達(dá)式的方法有兩種：一是對F兩次求反；二是對一次求反。如何讓信號傳輸經(jīng)過門的級數(shù)最少？2.3.4邏輯函數(shù)的“與或非”門實(shí)現(xiàn)例：用與或非門實(shí)現(xiàn)函數(shù)(1)對F兩次求反，如a所示；(2)對一次求反，如b所示。

第二種方法所得之結(jié)果速度快，信號傳輸只經(jīng)過兩級門。2.4數(shù)據(jù)選擇器與分配器2.4.1數(shù)據(jù)選擇器什么是數(shù)據(jù)選擇器(MUX)

數(shù)據(jù)選擇器又稱：多路轉(zhuǎn)換器、多路開關(guān)。

定義：是多路輸入、單路輸出的組合邏輯構(gòu)件。即：決定哪一路數(shù)據(jù)能夠被輸出。2.4.1數(shù)據(jù)選擇器四選一74LS153

選擇輸入端：A、B；數(shù)據(jù)輸出端：1Y、2Y數(shù)據(jù)輸入端：1C0～1C3、2C0～2C3選通輸入端：1G、2G（低電平有效）2.4.1數(shù)據(jù)選擇器八選一74LS1531選擇輸入端：A、B、C；數(shù)據(jù)輸入端：D0～D7選通輸入端：STROBE(低電平有效)反碼數(shù)據(jù)輸出端:W；數(shù)據(jù)輸出端:Y2.4.1數(shù)據(jù)選擇器數(shù)據(jù)選擇器的典型應(yīng)用有以下幾個方面：①作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號分時傳送。②實(shí)現(xiàn)組合邏輯函數(shù)。③在數(shù)據(jù)傳輸時實(shí)現(xiàn)并—串轉(zhuǎn)換。④產(chǎn)生序列信號。2.4.1數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)工作原理：對于n個地址輸入的數(shù)據(jù)選擇器的表達(dá)式Y(jié)和具有l(wèi)個變量輸入的邏輯函數(shù)的最小項(xiàng)之和表達(dá)式F分別為：比較Y和F的表達(dá)式可以看出：只要將邏輯函數(shù)的輸入變量A、B、C、

…加至數(shù)據(jù)選擇器地址輸入端，并適當(dāng)選擇Di的值，使F=Y，就可以用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)F。因此，用MUX實(shí)現(xiàn)函數(shù)的關(guān)鍵在于如何確定Di的對應(yīng)值。2.4.1數(shù)據(jù)選擇器確定Di的對應(yīng)值①l≤n的情況l為函數(shù)的輸入變量數(shù)，n為選用的數(shù)據(jù)選擇器的地址輸入端數(shù)。當(dāng)l=n時，只要將函數(shù)的輸入變量A、B、C、…依次接到MUX的地址輸入端，根據(jù)函數(shù)F所需要的最小項(xiàng)，確定Di的值(0或1)即可；當(dāng)l＜n時，將數(shù)據(jù)選擇器的高位地址輸入端不用(接0或1)，其余同上。2.4.1數(shù)據(jù)選擇器例：試用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：解：由已知得：l=n。用卡諾圖求出F的最小項(xiàng)表達(dá)式；2.4.1數(shù)據(jù)選擇器邏輯函數(shù)表達(dá)式8選1數(shù)據(jù)選擇器的表達(dá)式為令A(yù)2=A，A1=B，A0=C，D1=D2=D3=D4=D5=D7=1，D0=D6=02.4.1數(shù)據(jù)選擇器用8選1MUX實(shí)現(xiàn)函數(shù)F的邏輯圖如圖所示2.4.1數(shù)據(jù)選擇器②l＞n的情況這種情況不能采用上面所述的簡單方法。如果從l個輸入變量中選擇n個直接作為MUX的地址輸入，那么多余的(l-n)個變量就要反映到MUX的數(shù)據(jù)輸入Di端，即Di是多余輸入變量的函數(shù)，簡稱余函數(shù)。因此設(shè)計(jì)的關(guān)鍵是如何求出余函數(shù)Di。確定余函數(shù)Di可以采用代數(shù)法。2.4.1數(shù)據(jù)選擇器例：試用4選1MUX實(shí)現(xiàn)三變量函數(shù)：解：①首先選擇地址輸入，令A(yù)1=A，A0=B，則多余輸入變量為C，余函數(shù)Di=f(c)。②確定余函數(shù)Di。用代數(shù)法將F的表達(dá)式變換為與Y相應(yīng)的形式：對照Y與F得：2.4數(shù)據(jù)選擇器/應(yīng)用/實(shí)現(xiàn)組合邏輯函數(shù)/例畫出邏輯圖：2.4.1數(shù)據(jù)選擇器數(shù)據(jù)選擇器的擴(kuò)展或門2.4.2數(shù)據(jù)分配器數(shù)據(jù)分配器DMUX，與MUX相反。

定義：是單路輸入、多路輸出的組合邏輯構(gòu)件。即：決定數(shù)據(jù)從哪一路輸出。把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。2.4.2數(shù)據(jù)分配器例：利用DMUX和MUX設(shè)計(jì)一個實(shí)現(xiàn)8路數(shù)據(jù)傳輸?shù)倪壿嬰娐贰?.5譯碼器和編碼器2.5.1譯碼器譯碼是編碼的逆過程，輸入是一組二進(jìn)制代碼

輸出是一組高低電平信號（只有一個定義為有效）。譯碼器：實(shí)現(xiàn)譯碼功能的邏輯電路。若譯碼器有n個輸入信號，表示輸入為n位的某種編碼，輸出線有M條，則M≤2n。若M=2n，則稱為全譯碼；反之，M<2n，則稱為部分譯碼。常用的譯碼器有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器等。2.5.1譯碼器1、二進(jìn)制譯碼器3線—8線譯碼器：74LS138譯碼地址輸入端：A、B、C選通端：G1、G2A、G2B譯碼輸出端：Y0～Y7（低電平有效）2.5.1譯碼器應(yīng)用：74LS138級聯(lián)成的4線-16線譯碼器2.5.1譯碼器2、二-十進(jìn)制譯碼器：把二-十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路。輸入：十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出：與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。由于10<24，所以屬于部分譯碼。2.5.1譯碼器4線—10線譯碼器：74LS42(BCD輸入)輸入端：地址(A0－A3)按BCD編碼;輸出端：(Y0－Y9)以低電平譯出;當(dāng)A0－A3為無效的輸入狀態(tài)時，所有輸出端均為高電平。2.5.1譯碼器3、顯示譯碼器：用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路。圖(a)是輸出為低電平時，LED發(fā)光，稱為低電平驅(qū)動；圖(b)是輸出為高電平時，LED發(fā)光，稱為高電平驅(qū)動；2.5.1譯碼器LED數(shù)碼管有兩種形式：共陰極電路和共陽極電路。2.5.1譯碼器七段譯碼器：74LS48引腳圖2.5.1譯碼器功能表2.5.1譯碼器邏輯功能描述試燈輸入端/LT：低電平有效。當(dāng)/LT＝0且/BI=1時，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號無關(guān)。本輸入端用于測試數(shù)碼管的好壞。動態(tài)滅零輸入端

/RBI：低電平有效。當(dāng)

/LT＝1、/RBI=0、/BI=0且譯碼輸入全為0時，輸出不顯示，即0字被熄滅；當(dāng)譯碼輸入不全為0時，該位正常顯示。本輸入端用于消隱無效的0。如數(shù)據(jù)0034.50可顯示為34.5。滅燈輸入/動態(tài)滅零輸出端

/BI//RBO：這是一個特殊的端鈕，有時用作輸入，有時用作輸出。當(dāng)

作為輸入使用，且/BI//RBO

＝0時，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。當(dāng)

作為輸出使用時，受控于

/LT和/RBI

：當(dāng)

/LT＝1且

/RBI

＝0時，

/BI//RBO=0；其它情況下

/BI//RBO

＝1。本端鈕主要用于顯示多位數(shù)字時，多個譯碼器之間的連接。2.5.1譯碼器采用七段數(shù)碼管的顯示系統(tǒng)組成：譯碼器74LS48共陰極數(shù)碼管BS201A2.5.1譯碼器譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。2.5.1譯碼器例：用譯碼器實(shí)現(xiàn)組合邏輯電路F(A,B,C)=∑m(0,2,4,6)

解：2.3譯碼器/譯碼器的應(yīng)用例：用譯碼器實(shí)現(xiàn)一位全加器電路2.5.1譯碼器2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼2.5.1譯碼器十進(jìn)制碼余3碼2.5.1譯碼器十進(jìn)制碼2421碼2.5.1譯碼器3、數(shù)碼顯示電路的動態(tài)滅零2.5.2編碼器編碼：用文字、符號或數(shù)碼表示特定對象的過程。編碼器：能夠?qū)崿F(xiàn)編碼功能的電路。編碼器的輸入信號是若干個代表不同信息的變量，輸出則是一組代碼，用代碼的不同組合表示不同的輸入變量。2.5.2編碼器1、二進(jìn)制編碼器：定義：將用n位二進(jìn)制代碼對N=2n個一般信號進(jìn)行編碼的電路。例如n=3，可以對8個一般信號進(jìn)行編碼。特點(diǎn)：任何時刻只允許輸入一個有效信號，不允許同時出現(xiàn)兩個或兩個以上的有效信號，因而其輸入是一組有約束(互相排斥)的變量。工作原理：以三位二進(jìn)制編碼器為例，分析二進(jìn)制編碼器的工作原理。(1)確定二進(jìn)制代碼位數(shù)。輸入是I0~I78個電平信號，8=23輸出是三位二進(jìn)制代碼Y2、Y1、Y0。為此，又把它叫做8線-3線編碼器。2.5.2編碼器(2)列真值表(3)由真值表寫出邏輯表達(dá)式I0

I1

I2

I3

I4

I5

I6

I7

Y2

Y1

Y0

1000000001000000001000000001000000001000000001000000001000000001

000001010011100101110111

注意：還有一個限制條件：每一時刻I0~I7中有且只有一個輸入信號有效，即只有一個為1。2.5.2編碼器定理：若兩個邏輯變量X、Y同時滿足X+Y=1、XY=0，則有。令則滿足所以以此類推：帶入Y2得同理可得2.5.2編碼器由表達(dá)式畫出邏輯電路圖2.5.2編碼器為什么電路中沒有I0端？電路中的I0端可以去掉，因?yàn)楫?dāng)I1I2I3…=000…時，必然輸出0的代碼000…，所以，I0端叫做“隱含端”。2.5.2編碼器2、二-十進(jìn)制編碼器定義：將十進(jìn)制數(shù)0、1、2、3、4、5、6、7、8、9等10個信號編成二進(jìn)制代碼的電路。輸入是代表0~9這10個數(shù)符的狀態(tài)信號，有效信號為1(即某信號為1時，則表示要對它進(jìn)行編碼)，輸出是相應(yīng)的BCD碼，因此也稱10線—4線編碼器。特點(diǎn)：任何時刻只允許輸入一個有效信號。工作原理：以8421BCD碼編碼器為例，分析二-十進(jìn)制編碼器的工作原理。2.5.2編碼器(1)確定二進(jìn)制代碼的位數(shù)。輸入：十個信號；輸出：23<10<24，∴輸出是4位二進(jìn)制代碼。(2)列出真值表(3)寫出邏輯表達(dá)式十進(jìn)制數(shù)Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I910012.5.2編碼器(5)畫出邏輯圖——由或門構(gòu)成2.5.2編碼器畫出邏輯圖——由與非門構(gòu)成前面兩種編碼器任何時刻只允許輸入一個有效信號。當(dāng)同一時刻出現(xiàn)兩個或兩個以上的輸入信號時，怎么辦？2.5.2編碼器3、優(yōu)先編碼器：對輸入信號規(guī)定不同的優(yōu)先級，當(dāng)有多個信號同時有效時，只對優(yōu)先級高的信號進(jìn)行編碼，對優(yōu)先級低的信號不予響應(yīng)。常用的優(yōu)先編碼器有10線—4線：74147、74LS147。8線—3線：74148、74LS148、CC4532。2.5.2編碼器3位二進(jìn)制(8線-3線)優(yōu)先編碼器74LS1480－7：編碼輸入端(低電平有效)；

EI：選通輸入端(低電平有效)；A0、A1、A2：編碼輸出端(低電平有效)；

GS：寬展端(低電平有效)；EO：選通輸出端。2.5.2編碼器例：74LS148的級聯(lián)成16線—4線優(yōu)先編碼器2.5.2編碼器例：設(shè)計(jì)十進(jìn)制數(shù)字鍵盤的編碼邏輯。+VCC2.6數(shù)據(jù)比較器和加法器2.6.1數(shù)據(jù)比較器用來完成兩組二進(jìn)制數(shù)碼大小比較的邏輯電路，稱為數(shù)據(jù)比較器。工作原理：一位比較器。A

B

Y(A＞B)

Y

(A＜B)

Y

(A=B)

00011011001001001001=A⊙B2.6.1數(shù)據(jù)比較器如何比較兩個多位二進(jìn)制數(shù)A和B的大?。糠椒ǎ簭母呦虻椭鹞贿M(jìn)行比較。四位數(shù)據(jù)比較器設(shè)四位數(shù)字為A：A3A2A1A0，B：B3B2B1B0先比最高位A3＞B3，則A＞B；最高位相同A3=B3，比次高位A2＞B2，則結(jié)果A＞B；……各位都相同時，A=B

2.6.1數(shù)據(jù)比較器4位數(shù)據(jù)比較器74LS85邏輯符號輸入端A3~A0、B3~B0接兩個待比較的四位二進(jìn)制數(shù)；輸出端YA＜B、YA=B、YA＞B是三個比較結(jié)果；IA＜B、IA=B、IA＞B是三個級聯(lián)輸入端，當(dāng)擴(kuò)大待比較的二進(jìn)制數(shù)的位數(shù)時，可將低位比較器的輸出端YA＜B、YA=B、YA＞B分別接到高位比較器的IA＜B、IA=B、IA＞B三個輸入端。2.6.1數(shù)據(jù)比較器功能表A3B3

A2B2

A1B1

A0B0

級聯(lián)輸入I(A＞B)

I(A＜B）I(A=B)

Y(A＞B)

Y(A＜B)

Y(A=B)

A3＞B3

×

×××××100

A3＜B3

××××××010

A3=B3

A2＞B2

×××××100

A3=B3

A2＜B2

×××××010

A3=B3

A