第6章 半導(dǎo)體存儲(chǔ)器

第六章半導(dǎo)體存儲(chǔ)器及其接口第一節(jié)概述一、存儲(chǔ)器的分類(lèi)二、存儲(chǔ)器的主要性能指標(biāo)三、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)—速度,容量,成本的統(tǒng)一第二節(jié)半導(dǎo)體存儲(chǔ)器一、半導(dǎo)體存儲(chǔ)器的分類(lèi)二、半導(dǎo)體存儲(chǔ)器芯片的選用原則三、隨機(jī)存取存儲(chǔ)器RAM四、只讀存儲(chǔ)器ROM第三節(jié)半導(dǎo)體存儲(chǔ)器與CPU接口一.SRAM的接口特性二.SRAM與CPU的連接方法三.EPR0M的接口特性四.EPR0M與CPU的連接方法五.存儲(chǔ)器片選控制方法六.存儲(chǔ)器與CPU連接時(shí)應(yīng)注意的問(wèn)題七.16位系統(tǒng)中存儲(chǔ)器與CPU連接第一節(jié)概述一、存儲(chǔ)器的分類(lèi)按在系統(tǒng)中的地位主存儲(chǔ)器：存放當(dāng)前運(yùn)行所需信息。速度快，容量小，價(jià)格高。輔助存儲(chǔ)器：存放當(dāng)前暫不參與運(yùn)行的文件、數(shù)據(jù)。容量大、價(jià)格低、速度慢。按存儲(chǔ)介質(zhì)磁存儲(chǔ)器半導(dǎo)體存儲(chǔ)器光存儲(chǔ)器激光光盤(pán)存儲(chǔ)器磁芯磁泡磁鼓磁帶磁盤(pán)按信息存儲(chǔ)方式內(nèi)存儲(chǔ)器外存儲(chǔ)器隨機(jī)存取存儲(chǔ)器RAM只讀存儲(chǔ)器ROM順序存取存儲(chǔ)器SAM直接存取存儲(chǔ)器DAM二、存儲(chǔ)器的主要性能指標(biāo)

1.存儲(chǔ)容量存儲(chǔ)器可以容納的二進(jìn)制信息量，以存儲(chǔ)單元的總位數(shù)表示，存儲(chǔ)單元的總位數(shù)等于存儲(chǔ)器的地址寄存器的編址數(shù)與存儲(chǔ)字位數(shù)的乘積。2.存取時(shí)間TA(AccessTime)：從啟動(dòng)一次存儲(chǔ)器操作，到完成該操作所需時(shí)間。3.存儲(chǔ)周期TMC（MemoryCycle)：?jiǎn)?dòng)兩次獨(dú)立的存儲(chǔ)器操作之間所需的最小時(shí)間間隔。TMC反映了存儲(chǔ)器的工作速度。4.可靠性用平均無(wú)故障時(shí)間MTBF來(lái)衡量5.性能/價(jià)格比三、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)—速度,容量,成本的統(tǒng)一CPU寄存器主存儲(chǔ)器高速緩存Cache輔助存儲(chǔ)器大容量存儲(chǔ)器*主存—輔存存儲(chǔ)層次：通過(guò)軟硬件結(jié)合，把主存與輔存統(tǒng)一成一個(gè)整體，形成主存—輔存存儲(chǔ)結(jié)構(gòu)。解決容量與成本間的矛盾。輔助軟硬設(shè)備主存輔存CacheCPU主存輔助硬件*Cache—主存存儲(chǔ)層次：在主存和CPU之間設(shè)置高速緩存，構(gòu)成Cache—主存存儲(chǔ)層次，Cache由硬件來(lái)實(shí)現(xiàn)，要能跟得上CPU的要求。解決速度與成本間的矛盾價(jià)格，容量，速度，訪問(wèn)頻度第二節(jié)半導(dǎo)體存儲(chǔ)器一、半導(dǎo)體存儲(chǔ)器的分類(lèi)半導(dǎo)體存儲(chǔ)器的特點(diǎn)：*速度快，存取時(shí)間為ns級(jí)；*集成度高*非破壞性讀出雙極型（TTL）：速度快，功耗不大，集成度低單極型（MOS）：價(jià)格便宜，功耗低，集成度高半導(dǎo)體存儲(chǔ)器RAMROMSRAM掩膜ROMPROMPROMEPROMEEPROMDRAMiRAM(組合RAM）片上帶刷新邏輯的DRAMNVRAM（非易失性RAM）SAMFIFO（先進(jìn)先出）用于隊(duì)列電路和多級(jí)緩沖寄存器CCD(電荷耦合器件)以串行方式工作,存取時(shí)間與位置有關(guān)MBM(磁泡存儲(chǔ)器）二、半導(dǎo)體存儲(chǔ)器芯片的選用原則*RAM和ROM的選用

RAM的優(yōu)點(diǎn)是讀寫(xiě)方便，使用靈活；但斷電后，信息丟失。在系統(tǒng)中用于存放正在執(zhí)行的程序、數(shù)據(jù)，作為I/O數(shù)據(jù)緩沖存儲(chǔ)器，堆棧以及存儲(chǔ)系統(tǒng)配置和狀態(tài)參數(shù)的存儲(chǔ)器。對(duì)于ROM，存儲(chǔ)器中內(nèi)容一經(jīng)寫(xiě)入，在工作過(guò)程中就只能讀出不能重寫(xiě)，掉電后內(nèi)容不丟失，用于存放應(yīng)用程序，常數(shù)表格。掩模ROM和PROM用于大批量生產(chǎn)的微機(jī)產(chǎn)品中；EPROM用于產(chǎn)品研制和小批量生產(chǎn)；EEPROM用于對(duì)數(shù)據(jù)、參數(shù)等有掉電保護(hù)要求的數(shù)據(jù)存儲(chǔ)器(如PC中的自檢、BIOS等)；RAM則可根據(jù)微機(jī)應(yīng)用系統(tǒng)的具體情況適當(dāng)配置。微機(jī)系統(tǒng)中*SRAM和DRAM的選用*芯片型號(hào)的選用存取速度最好選與CPU時(shí)序相匹配的芯片；存儲(chǔ)芯片的容量在滿足存儲(chǔ)器總?cè)萘康南薅葍?nèi)，盡可能用集成度高，存儲(chǔ)容量大的芯片以減輕系統(tǒng)負(fù)載，簡(jiǎn)化設(shè)計(jì)，縮小尺寸，減少成本，提高可靠性。SRAM狀態(tài)穩(wěn)定，接口簡(jiǎn)單，不需要刷新電路，用于小容量存儲(chǔ)器系統(tǒng)。DRAM集成度高，功耗小，價(jià)格低，常用于微機(jī)的主存。三、隨機(jī)存取存儲(chǔ)器RAM1.靜態(tài)RAM的存儲(chǔ)單元32*32=1024存儲(chǔ)單元I/O電路地址反相器Y譯碼器數(shù)據(jù)I/O口控制電路驅(qū)動(dòng)器地址反相器X譯碼器A0A1A2A3A4片選讀/寫(xiě)A5A6A7A8A9I/O2.單管動(dòng)態(tài)RAM的存儲(chǔ)單元放大器CQ列選擇信號(hào)數(shù)據(jù)輸入輸出行選擇信號(hào)動(dòng)態(tài)RAM的基本存儲(chǔ)單元是一個(gè)晶體管和一個(gè)電容，因而集成度高，成本低，耗電少，但它是利用電容存儲(chǔ)電荷來(lái)保存信息的，電容通過(guò)MOS管的柵極和源極會(huì)慢慢放電而丟失信息，必須定時(shí)對(duì)電容充電，稱(chēng)為刷新。在讀操作時(shí)，先由行地址譯碼，使某行選擇信號(hào)為高電平，該行上的管子導(dǎo)通，由放大器讀取電容上的電壓值，再由列地址譯碼，使某列選通。被行列均選通的基本單元允許驅(qū)動(dòng)，并讀出數(shù)據(jù)，讀出數(shù)據(jù)后，再對(duì)原單元進(jìn)行重寫(xiě)。3.動(dòng)態(tài)RAM的結(jié)構(gòu)動(dòng)態(tài)RAM是由存儲(chǔ)體和DRAM控制器組成。DRAM控制器把CPU的的地址和控制信號(hào)轉(zhuǎn)換成DRAM的工作信號(hào)。DRAM控制器邏輯框圖如下：CPUDRAM地址多路器定時(shí)發(fā)生器刷新定時(shí)器仲裁電路數(shù)據(jù)緩沖器刷新地址計(jì)數(shù)器地址總線地址讀/寫(xiě)CASRASWR把CPU的地址轉(zhuǎn)換行地址和列地址，分兩次送到DRAM中，實(shí)現(xiàn)DRAM地址的兩次打入。完成對(duì)DRAM定時(shí)進(jìn)行刷新64次/秒提供刷新DRAM的的地址轉(zhuǎn)換行地址和列地址確定存儲(chǔ)器請(qǐng)求和刷新信號(hào)的優(yōu)先權(quán)提供RAS，CAS，WE信號(hào)2164A0~A7DinCASncWEVccGND2164邏輯關(guān)系圖DoutRAS4.動(dòng)態(tài)RAM接口特性

Intel2164是64K*1的DRAM芯片，內(nèi)部有4個(gè)128*128基本存儲(chǔ)電路矩陣。2164邏輯關(guān)系如下：A0—A7：地址線WE—讀寫(xiě)控制線；

WE=0為寫(xiě)入，WE=1為讀出RAS—行選通信號(hào)；CAS—列選通信號(hào)；Din—數(shù)據(jù)輸入；Dout—數(shù)據(jù)輸出；刷新時(shí)由一個(gè)行地址同時(shí)對(duì)4個(gè)存儲(chǔ)矩陣的同一行（4*128=512）個(gè)單元進(jìn)行刷新四、只讀存儲(chǔ)器ROM4*4位MOSROM圖（字譯碼結(jié)構(gòu)）*MOS只讀存儲(chǔ)器復(fù)合譯碼結(jié)構(gòu)的MOSROM圖*EPROMP溝道EPROM結(jié)構(gòu)示意圖第三節(jié)半導(dǎo)體存儲(chǔ)器與CPU接口一.SRAM的接口特性

6116是2K*8位的SRAM，采用CMOS工藝制作，單一5V電源，額定功耗150mW，典型存取時(shí)間為200ns，雙列直插式封裝。6116引腳排列圖6116A0~A10D0~D7CEOEWEVccGND6116邏輯關(guān)系圖6116工作方式一.SRAM的接口特性

6264是8K*8位的SRAM，采用CMOS工藝制作，單一5V電源，額定功耗200mW，典型存取時(shí)間為200ns，雙列直插式封裝。6264D0~D7CEOEWEVccGND6264邏輯關(guān)系圖A0~A126264工作方式6264引腳排列圖62128:16K×8位(14根地址線)62256:32K×8位(15根地址線)二.SRAM與CPU的連接方法*CPU的低位地址線、數(shù)據(jù)線、電源線與SRAM同名線直接相連；*CPU高位地址線經(jīng)譯碼后驅(qū)動(dòng)SRAM的片選信號(hào)（或與M/IO組合形成片選信號(hào)）；*CPU控制線RD、WR、M/IO組合形成讀寫(xiě)控制信號(hào)WE、OE。RAM與CPU的連接根據(jù)系統(tǒng)存儲(chǔ)器設(shè)計(jì)的尋址范圍要求，完成存儲(chǔ)器芯片與CPU總線連。例：用6264二片，建立08000H～0BFFFH的16K內(nèi)存區(qū)AB19181716151413121110987654321008000H0000100000000000000009FFFH000010011111111111110A000H000010100000000000000BFFFH000010111111111111116264(1)6264(2)AB的連接6264地址線13根存儲(chǔ)器片內(nèi)譯碼系統(tǒng)片選譯碼A0～A12D0～D76264(2)A0～A12D0～D7CEWEOE6264(1)CEWEOEABCG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y7片選譯碼74LS138或A0～A12D0～D7A13A14A15MEMWMEMRA16～A198088系統(tǒng)總線VCCIO/M三.EPROM的接口特性

2732是4K*8位的EPROM，單一5V電源，額定功耗650mW，典型存取時(shí)間為200ns，雙列直插式封裝。CEOE/VppVccGND2732A0~A11D0~D72732邏輯關(guān)系圖2732引腳排列圖三.EPR0M的接口特性

27128是16K*8位的EPROM，單一5V電源，最大存取時(shí)間為250ns，雙列直插式28腳封裝，引腳與2764兼容。輸出緩沖I/O門(mén)存儲(chǔ)矩陣X譯碼Y譯碼控制邏輯輸出D0~D7OEPGMCE地址輸入四.EPR0M與CPU的連接方法*CPU的低位地址線、數(shù)據(jù)線、電源線與EPROM同名線直接相連；*CPU高位地址線經(jīng)譯碼后驅(qū)動(dòng)片選信號(hào)（或與M/IO組合形成片選信號(hào)）；*CPU控制線RD、M/IO組合形成讀寫(xiě)控制信號(hào)OE；*編程電源通常由開(kāi)關(guān)控制。EPROM與CPU的連接方法五.存儲(chǔ)器片選控制方法*線選法將低位地址線直接接片內(nèi)地址外，將余下的高位地址線分別作為每個(gè)芯片的片選控制信號(hào)。注：每次尋址時(shí)，只能有一根片選線有效（低電平），以保證每次只選中一個(gè)芯片。線選法連接簡(jiǎn)單，無(wú)需譯碼電路；但地址不連續(xù)空間利用率低。空閑地址線為“0”或“1”均可，這就會(huì)出現(xiàn)一個(gè)存儲(chǔ)器占用幾個(gè)地址空間的情況。ROM（2）CSROM（1）CSRAM（1）CSRAM（2）CSRAM（3）CSA10~A0A11A12A13A14A1507800H07FFFH0B800H0BFFFH0D800H0DFFFH0E800H0EFFFH0F000H0F7FFH注：高位地址線可與IO/M配合形成片選信號(hào)五.存儲(chǔ)器片選控制方法74LS138VccY0Y1Y2Y3Y4Y5Y6ABCG2AG2BG1Y7GND74LS138功能表*全譯碼法這種方法除了將低位地址線直接連至各芯片的地址線外，余下的高位地址線全部參與譯碼，譯碼輸出作為各芯片的片選信號(hào)。該法使得存儲(chǔ)芯片中的任一單元都有唯一的確定地址，常用的譯碼器為74LS138。例：試采用全譯碼法擴(kuò)展64KB的程序存儲(chǔ)器和16KB的數(shù)據(jù)存儲(chǔ)器。IO/MA17ROM（1）CEOEROM（2）CEOEROM（3）CEOEROM（4）CEOERAM（1）WECEOERAM（2）WECEOEA0~A13A0~A12D0~D7&&WRRDAY0BY1CY2G1Y3G2AY4G2BY5&&A14A15A16A18A19A13地址范圍計(jì)算A19A18A17A16A15A14A13A12A0000000000000000111000001000000001111000010000000010111000011000000011111000100000000100011000100100000100111G2BG2AG1CBA00000H~03FFFH04000H~07FFFH08000H~0BFFFH0C000H~0FFFFH10000H~11FFFH12000H~13FFFH⑴⑵⑵⑷⑶⑴*部分譯碼法：部分高位地址線參與片選譯碼，部分譯碼同樣有地址重疊。IO/MA0~A13ROM（1）CEOEROM（2）CEOEROM（3）CEOEROM（4）CEOERAM（1）WECEOERAM（2）WECEOEA0~A12D0~D7WRRDAY0BY1CY2G1Y3G2AY4G2BY5&&A14A15A16A17A18A13注：控制信號(hào)IO/M控制譯碼器的使能端。地址范圍計(jì)算A19A18A17A16A15A14A13A12A0*01000000*01000111*01001000*01001111*01010000*01010111*01011000*01011111*01100000*01100011*01100100*01100111G2BG2AG1CBA20000H~23FFFH24000H~27FFFH28000H~2BFFFH2C000H~2FFFFH30000H~31FFFH32000H~33FFFH⑴⑵⑵⑷⑶⑴ROM、RAM與CPU的連接根據(jù)系統(tǒng)存儲(chǔ)器設(shè)計(jì)的尋址范圍要求，完成存儲(chǔ)器芯片與CPU總線連接。例：用27128一片，建立00000H～03FFFH的16K內(nèi)存區(qū)用6264一片，建立08000H～09FFFH的8K內(nèi)存區(qū)AB的連接AB19181716151413121110987654321000000H0000000000000000000003FFFH0000001111111111111108000H0000100000000000000009FFFH000010011111111111112712862646264地址線13根存儲(chǔ)器片內(nèi)譯碼系統(tǒng)片選譯碼27128地址線14根存儲(chǔ)器片內(nèi)譯碼A0～A12D0～D7CEWEOE6264A0～A13D0～D7CEPGMOE27128ABCE1E2E3Y0Y1Y2Y3Y4Y5Y6Y7片選譯碼74LS138A0～A13D0～D7A13A14A15MEMWMEMRA16～A198088系統(tǒng)總線或VCCVCC與IO/M六.存儲(chǔ)器與CPU連接時(shí)應(yīng)注意的問(wèn)題*CPU總線的負(fù)載能力問(wèn)題通常CPU總線的負(fù)載能力為一個(gè)TTL器件或20個(gè)MOS器件。單向總線驅(qū)動(dòng)器有74LS244，367，Intel8282;雙向總線驅(qū)動(dòng)器有74LS245，Intel8286，8287。*CPU的時(shí)序和存儲(chǔ)器芯片的存取速度的配合問(wèn)題數(shù)據(jù)輸出片選地址tRCtAtCO數(shù)據(jù)穩(wěn)定T1T2T3T4CLKM/IO0=IO1=MA19/S6-A16/S3A19-A16S6-S3A15-18AD7-AD0A7-A0DATAINALERDDT/RDENtA—讀取時(shí)間；tCO—片選有效到數(shù)據(jù)穩(wěn)定的時(shí)間。當(dāng)CPU進(jìn)行存儲(chǔ)器讀操作時(shí)，要求從地址穩(wěn)定在地址線上到CPU采樣數(shù)據(jù)的時(shí)間大于芯片的tA，且要求RD使得CE從開(kāi)始有效到CPU取走數(shù)據(jù)的時(shí)間大于芯片的tCO

，數(shù)據(jù)才能穩(wěn)定的輸出。否則CPU必須在T3周期后插入等待周期TW。1.問(wèn)題的提出：

七、16位(8086)系統(tǒng)中的存儲(chǔ)器連接

8位