第11章組合邏輯電路1

第11章組合邏輯電路11.1

集成基本門電路11.2

集成復(fù)合門電路

11.7

通用陣列邏輯11.4

組合邏輯電路的設(shè)計11.5

編碼器11.3

組合邏輯電路的分析11.6

譯碼器教學(xué)基本要求分析與思考練習(xí)題返回主頁R#晶體管的開關(guān)作用1.二極管的開關(guān)特性導(dǎo)通截止相當于開關(guān)斷開相當于開關(guān)閉合S3V0VSRRD3V0V返回上一頁下一頁2.三極管的開關(guān)特性飽和截止3V0VuO

0相當于開關(guān)斷開相當于開關(guān)閉合uO

UCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0V返回上一頁下一頁

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路。3.門電路的基本概念

基本邏輯關(guān)系為“與”、“或”、“非”三種。由電子電路實現(xiàn)邏輯運算時，它的輸入和輸出信號都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個固定的數(shù)值，而是有一定的變化范圍。門電路是用以實現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對應(yīng)。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平(一)或門電路

1.或邏輯或門電路(或門)：完成或邏輯關(guān)系的電路。11.1集成基本門電路返回下一節(jié)下一頁上一頁圖11.1.1或邏輯或門邏輯符號：真值表或邏輯表達式：波形：返回下一節(jié)下一頁上一頁≥1邏輯加的運算規(guī)律：或門除實現(xiàn)或邏輯關(guān)系外，還可以起控制門的作用。信號輸入端信號控制端當B=0

時，F(xiàn)=A門打開當B=1

時，F(xiàn)=1

門關(guān)閉返回下一節(jié)下一頁上一頁≥12.二極管“或”門電路

(1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC(2)工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個為“1”，輸出

Y

為“1”。(3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達式：邏輯符號：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表與門邏輯符號：真值表波形：(二)與門電路1.與邏輯&與邏輯表達式：返回下一節(jié)下一頁上一頁圖11.1.3與邏輯邏輯乘的運算規(guī)律：與門除實現(xiàn)與邏輯關(guān)系外，也可以起控制門的作用。當B=1

時，F(xiàn)=A門打開當B=0

時，F(xiàn)=0

門關(guān)閉信號輸入端信號控制端&返回下一節(jié)下一頁上一頁2.二極管“與”門電路

(1)電路(2)工作原理輸入A、B、C全為高電平“1”，輸出

Y為“1”。輸入A、B、C不全為“1”，輸出

Y

為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V(3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達式：

邏輯符號：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表非邏輯表達式：(三)非門電路1.非邏輯非邏輯符號：1真值表波形：邏輯非的運算規(guī)律：返回下一節(jié)下一頁上一頁圖11.1.4非邏輯波形：邏輯非的運算規(guī)律：返回下一節(jié)下一頁上一頁2.三極管“非”門電路+UCC-UBBARKRBRCYT

1

0截止飽和邏輯表達式：Y=A“0”10“1”

電路“0”“1”AY“非”

門邏輯狀態(tài)表邏輯符號1AY11.2集成復(fù)合門電路TTL電路(Transistor-TransistorLogiccircuit)CMOS電路(ComplementoryMosCircuit)CT1000通用系列CT2000高速系列CT3000CT4000低功耗系列CC0000~CC4000返回下一節(jié)下一頁上一頁上一節(jié)邏輯表達式：(一)或非門電路規(guī)律：任1

則0

全0

則1返回下一節(jié)下一頁上一頁上一節(jié)邏輯符號：真值表

≥1圖11.2.1或非門或非門原理電路：CMOS或非門A=0，B=0，F(xiàn)=1

PMOS1和PMOS2導(dǎo)通NMOS1和NMOS2截止A=0，B=1，F(xiàn)=0

PMOS1

和NMOS2導(dǎo)通PMOS2

和NMOS1截止A=1，B=0，F(xiàn)=0

PMOS2

和NMOS1導(dǎo)通PMOS1

和NMOS2截止A=1，B=1，F(xiàn)=0

PMOS1

和PMOS2截止NMOS1

和NMOS2導(dǎo)通返回下一節(jié)下一頁上一頁上一節(jié)圖11.2.2CMOS或非門邏輯表達式：(二)與非門電路邏輯符號：真值表&圖11.2.3與非門規(guī)律：任0

則1

全1

則0返回下一節(jié)下一頁上一頁上一節(jié)與非門原理電路：TTL與非門A=0，B=0，F(xiàn)=1A=0，B=1，F(xiàn)=1A=1，B=0，F(xiàn)=1T1

處于飽和狀態(tài)T3導(dǎo)通T2和T4處于截止A=1，B=1，F(xiàn)=0

T1

和T3截止T2和T4飽和導(dǎo)通返回下一節(jié)下一頁上一頁上一節(jié)圖11.2.4TTL與非門+5VT3T4RC1RC2RC3返回下一節(jié)下一頁上一頁上一節(jié)4組2輸入與門封裝形式：陶方扁平4組2輸入與非門封裝形式：雙列直插返回下一節(jié)下一頁上一頁上一節(jié)(三)三態(tài)與非門邏輯符號：&&邏輯功能：返回下一節(jié)下一頁上一頁上一節(jié)

[例11.2.1]試利用與非門來組成非門、與門和或門。&&&&&&

[解]非門：與門：或門：返回下一節(jié)下一頁上一頁上一節(jié)11.3組合邏輯電路的分析組合邏輯電路(組合電路)：無記憶功能的邏輯部件。&&&&◆

分析步驟：(1)由輸入變量(即A和B)開始，逐級推導(dǎo)出各個門電路的輸出，最好將結(jié)果標明在圖上。返回下一節(jié)下一頁上一頁上一節(jié)圖11.31.1組合邏輯電路分析舉例&&&&(反演律)(反演律)(分配律)(自等律)(2)利用邏輯代數(shù)對輸出結(jié)果進行變換或化簡。返回下一節(jié)下一頁上一頁上一節(jié)&&&&(3)列出真值表返回下一節(jié)下一頁上一頁上一節(jié)&&&&異或門：A、B相同時，F(xiàn)=0A、B不同時，F(xiàn)=1返回下一節(jié)下一頁上一頁上一節(jié)(4)確定電路的邏輯功能。同或門：A、B相同時，F(xiàn)=1A、B不同時，F(xiàn)=0=1=1返回下一節(jié)下一頁上一頁上一節(jié)異或門：A、B相同時，F(xiàn)=0A、B不同時，F(xiàn)=1返回下一節(jié)下一頁上一頁上一節(jié)公式名稱公式內(nèi)容公式名稱公式內(nèi)容自等律A+0=AA·1=A交換律A+B=B+AA

·B=B·A

0-1律A+1=1A

·0=0

結(jié)合律A+(B+C)=B+(C+A)=C+(A+B)A·(B

·

C)=B

·(C

·

A)=C

·(A

·

B)重疊律A+A=AA

·A=A分配律A+(B·C)=(A+B)·(A+C)A

·(B

+

C)=(A·B)+(A·C)互補律吸收律A+(A·B)=AA

·(A

+

B)=A復(fù)原律反演律(摩根定律)表11.3.1邏輯代數(shù)的基本公式return返回下一節(jié)下一頁上一頁上一節(jié)根據(jù)邏輯功能要求邏輯電路設(shè)計

(1)由邏輯要求，列出邏輯狀態(tài)表

(2)由邏輯狀態(tài)表寫出邏輯表達式

(3)簡化和變換邏輯表達式

(4)畫出邏輯圖設(shè)計步驟如下：11.4組合邏輯電路的設(shè)計返回上一節(jié)下一節(jié)上一頁下一頁例1：設(shè)計一個三變量奇偶檢驗器。

要求:

當輸入變量A、B、C中有奇數(shù)個時為“1”時，輸出為“1”，否則為“0”。用“與非”門實現(xiàn)。

(1)列邏輯狀態(tài)表

(2)寫出邏輯表達式取

Y=“1”(或Y=“0”)列邏輯式取

Y=“1”對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如

A)；若輸入變量為“0”則取其反變量(如

A)。

0000

A

B

C

Y0011010101101001101011001111返回上一節(jié)下一節(jié)上一頁下一頁(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系

0000

A

B

C

Y0011010101101001101011001111返回上一節(jié)下一節(jié)上一頁下一頁

(4)邏輯圖YCBA01100111110&&&&&&&&1010返回上一節(jié)下一節(jié)上一頁下一頁例2:某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。

設(shè)：A、B、C分別表示三個車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運行為“1”，不運行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。返回上一節(jié)下一節(jié)上一頁下一頁

邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。開工“1”不開工“0”運行“1”不運行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2返回上一節(jié)下一節(jié)上一頁下一頁(2)由狀態(tài)表寫出邏輯式

(3)化簡邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101返回上一節(jié)下一節(jié)上一頁下一頁(4)用“與非”門構(gòu)成邏輯電路返回上一節(jié)下一節(jié)上一頁下一頁(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2返回上一節(jié)下一節(jié)上一頁下一頁11.4組合邏輯電路的設(shè)計二進制加法：被加數(shù)+加數(shù)+低位來的進位數(shù)

=本位的和+向高位的進位◆半加器：不考慮從低位來的進位數(shù)?！羧悠鳎嚎紤]從低位來的進位數(shù)。返回下一節(jié)下一頁上一頁上一節(jié)(一)半加器◆

設(shè)計的一般步驟：(1)根據(jù)邏輯功能列出真值表。輸入信號：加數(shù)，被加數(shù)輸出信號：本位的和，向高位的進位數(shù)返回下一節(jié)下一頁上一頁上一節(jié)異或與(3)根據(jù)邏輯表達式畫出邏輯電路。=1&Σ返回下一節(jié)下一頁上一頁上一節(jié)(2)根據(jù)真值表寫出邏輯表達式。

(b)邏輯符號(a)電路圖圖11.4.1半加器(二)全加器邏輯功能輸入信號：加數(shù)被加數(shù)從低位來的進位輸出信號：本位的和向高位的進位數(shù)真值表返回下一節(jié)下一頁上一頁上一節(jié)邏輯表達式F=真值為1各行的乘積項的邏輯和

=真值為0各行的乘積項的邏輯和返回下一節(jié)下一頁上一頁上一節(jié)真值表邏輯表達式化簡電路圖返回下一節(jié)下一頁上一頁上一節(jié)化簡:(a)電路圖返回下一節(jié)下一頁上一頁上一節(jié)ΣΣΣ

≥1COCO(b)邏輯符號圖11.4.2全加器四位全加器邏輯圖：返回下一節(jié)下一頁上一頁上一節(jié)ΣΣΣΣ圖11.4.3四位全加器邏輯圖54LS283LMQB四位二進制加法器帶快速進位封裝形式：陶引載體返回下一節(jié)下一頁上一頁上一節(jié)

把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合，可以表示2n

個信息。要表示N個信息所需的二進制代碼應(yīng)滿足

2n

N11.5編碼器11.5編碼器控制信息編碼器二進制代碼◆編碼器的分類：二進制編碼器、二－十進制編碼器(BCD碼)——8421碼。返回下一節(jié)下一頁上一頁上一節(jié)

二進制編碼器將輸入信號編成二進制代碼的電路。2n個n位編碼器高低電平信號二進制代碼返回上一節(jié)下一節(jié)上一頁下一頁(1)分析要求：

輸入有8個信號，即

N=8，根據(jù)2n

N的關(guān)系，即

n=3，即輸出為三位二進制代碼。例：設(shè)計一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進制代碼。(2)編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設(shè)輸入信號高電平有效。返回上一節(jié)下一節(jié)上一頁下一頁001011101000010100110111I0I1I2I3I4I5I6I7

(2)列編碼表：輸入輸出Y2

Y1

Y0返回上一節(jié)下一節(jié)上一頁下一頁

(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7返回上一節(jié)下一節(jié)上一頁下一頁

(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0返回上一節(jié)下一節(jié)上一頁下一頁將十進制數(shù)0~9編成二進制代碼的電路二–

十進制編碼器表示十進制數(shù)4位10個編碼器高低電平信號二進制代碼返回上一節(jié)下一節(jié)上一頁下一頁

列編碼表：四位二進制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表返回上一節(jié)下一節(jié)上一頁下一頁寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7返回上一節(jié)下一節(jié)上一頁下一頁畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0返回上一節(jié)下一節(jié)上一頁下一頁返回下一節(jié)下一頁上一頁上一節(jié)鍵控二－十進制編碼器:輸入端：十個按鍵A0~A9輸出端：F1~F4表11.5.1編碼器真值表A0A1A2A3A4A5A6A7A8A9F4F3F2F1

0111111111

0000

1011111111

0001

1101111111

0010

1110111111

0011

1111011111

0100

1111101111

0101

1111110111

0110

1111111011

0111

1111111101

1000

1111111110

1001返回下一節(jié)下一頁上一頁上一節(jié)當有鍵按下時，S=1

燈亮當所有鍵未按下時，S=0

燈不亮區(qū)分：當所有鍵都未按下時，輸出

0000當A0鍵按下時，輸出0000返回下一節(jié)下一頁上一頁上一節(jié)&G１&G4&G２&G３返回下一節(jié)下一頁上一頁上一節(jié)&

G6

G5≥1圖11.5.1編碼器電路表11.5.2優(yōu)先權(quán)編碼器真值表

1001

?

?

?

?

?

?

?

?

0

1000

?

?

?

?

?

?

?

0

1

0111

?

?

?

?

?

?

011

0110

?????0111

0101

????01111

0100

???011111

0011

??0111111

0010

?01111111

0001

011111111

0000

111111111F4F3F2F1A1A2A3A4A5A6A7A8A9優(yōu)先權(quán)編碼器：如果同時有多個信號輸入，輸出的是數(shù)碼大的輸入信號對應(yīng)的代碼。返回下一節(jié)下一頁上一頁上一節(jié)11.6譯碼器將具有特定含義的二進制代碼變換成一定的輸出信號，以表示二進制代碼的原意，這一過程稱為譯碼。實現(xiàn)譯碼功能的組合電路為譯碼器。(一)二進制譯碼器n位的二進制數(shù)n個邏輯變量2n個輸出狀態(tài)n個輸入線2n個輸出線譯碼器返回下一節(jié)下一頁上一頁上一節(jié)◆n=2的譯碼器：輸入端：A1、A2輸出端：F1、F2、F3、F4使能端：E??表11.6.1譯碼器真值表邏輯表達式：返回下一節(jié)下一頁上一頁上一節(jié)&&&&11111圖11.6.1譯碼器電路◆國產(chǎn)數(shù)字集成電路產(chǎn)品中有：2線－4線、

3線－8線、4線－16線等二進制譯碼器。返回下一節(jié)下一頁上一頁上一節(jié)例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作返回上一節(jié)下一節(jié)上一頁下一頁總線譯碼器工作工作原理：(以A0A1=00為例)000總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門脫離總線數(shù)據(jù)全為“1”返回上一節(jié)下一節(jié)上一頁下一頁CT74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端返回上一節(jié)下一節(jié)上一頁下一頁

輸入輸出SA0A1Y0110000011001101110139功能表

Y1Y2Y3111011101110111CT74LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時譯碼器工作輸出低電平有效返回上一節(jié)下一節(jié)上一頁下一頁(二)顯示譯碼器(1)數(shù)碼顯示器簡稱數(shù)碼管。常用的有輝光數(shù)碼管、熒光數(shù)碼管、液晶顯示器以及發(fā)光二極管(LED)。返回下一節(jié)下一頁上一頁上一節(jié)圖11.6.2LED顯示器圖11.6.3LED顯示器的兩種接法(2)顯示譯碼器輸入輸出顯示數(shù)碼A4A3A2A1abcdefg

0000

1111110

0

0001

0110000

1

0010

1101101

2

0011

1111001

3

0100

0110011

4

0101

1011011

5

0110

1011111

6

0111

1110000

7

1000

1111111

8

1001

1111011

9顯示譯碼器abcdefgA4A3A2A1返回下一節(jié)下一頁上一頁上一節(jié)表11.5.2顯示譯碼器真值表圖11.6.4顯示譯碼器返回下一節(jié)下一頁上一頁上一節(jié)11.7通用陣列邏輯通用陣列邏輯簡稱GAL，又稱可編程邏輯器件。GAL與門陣列或門陣列——或門實現(xiàn)或運算&&◆與門和或門通常改用示意符號表示。返回下一頁上一頁上一節(jié)≥1——與門實現(xiàn)與運算

≥1圖11.7.1與門或門的示意畫法返回下一頁上一頁上一節(jié)&&&&&&&&&&&&&&&&≥1≥1≥1≥1圖11.7.2與門陣列和或門陣列

GAL不但可以實現(xiàn)組合邏輯電路的功能，而且可以實現(xiàn)時序邏輯電路的功能?！綦娐返墓δ埽杭臃ㄆ鳌７祷厣弦豁撋弦还?jié)

11.2(1)與非門能否像或門和與門一樣起控制門作用？分析與思考

11.3(1)試用或門、與門和非門來組成異或門，并與教材圖11.3.1比較哪種方法所用的門電路少。

11.3(2)試寫出有A、B、C三個輸入端的或門、與門、或非門和與非門的邏輯表達式，列出真值表，畫出其邏輯符號。

11.2(2)與非門，當A=1，B=1，C=0和A=1，B=1，C=

1

時，F(xiàn)=？

11.3(3)列出同或門的真值表，并證明其邏輯表達為。返回下一頁返回

11.4(1)什么叫半加，什么叫全加，兩者有何不同，半加器可否組成全加器？全加器可否用作半加器？

11.4(2)組合電路的設(shè)計方法與組合電路的分析方法有何不同？

11.6(1)試將教材圖11.6.1中的譯碼器改用非門和或門組成。

11.6(2)試比較二進制譯碼器與顯示譯碼器的異同。上一頁返回分析與思考題集下一題

【答】與非門可以起控制門作用，當二輸入端與非門一輸入端為0時，無論另一輸入端為0或1，輸出始終為1，另一輸入端信號無法通過。當該輸入端為1時，允許另一輸入信號通過，但輸入與輸出信號反相。

11.2(1)與非門能否像或門和與門一樣起控制門作用？分析與思考解答

【答】根據(jù)與非門的邏輯功能“有0出1”和“全1則0”可知，當A=B=1，C=0時，F(xiàn)=1；當A=B=C=1時，F(xiàn)=0。

11.2(2)與非門，當A=1，B=1，C=0和A=1，B=1，C=1

時，F(xiàn)=？返回分析與思考題集上一題下一題返回分析與思考題集上一題下一題

11.3(1)試用或門、與門和非門來組成異或門并與教材圖11.3.1比較哪種方法所用的門電路少？

【答】根據(jù)異或門邏輯表達式用或門、與門和非門組成的異或門電路如圖所示。與教材11.3.1所示全部用與非門組成的電路相比多了一個門電路。&11&≥1返回分析與思考題集上一題下一題下一頁

【答】三個輸入端或門的邏輯表達式如下:

11.3(2)試寫出有ABC三個輸入端的或門、與門、或非門和與非門的邏輯表達式，列出其真值表，畫出邏輯符號。≥1真值表見下表，邏輯符號如圖所示。三輸入端與門的邏輯表達式如下:&返回分析與思考題集下一題上一題上一頁下一頁真值表見下表，邏輯符號如圖所示。返回分析與思考題集下一題上一題上一頁下一頁三輸入端或非門的邏輯表達式如下:≥1真值表見下表，邏輯符號如圖所示。三個輸入端與非門的邏輯表達式如下:&返回分析與思考題集下一題上一題上一頁真值表見下表，邏輯符號如圖所示。

【答】同或門的真值表如表所示，將式中的A，B分別用0和1代入，結(jié)果與該真值表相符，從而證明該式即為同或門的邏輯表達式。真值表：

11.3(3)列出同或門的真值表，并證明其邏輯表達式為。返回分析與思考題集上一題下一題

【答】半加器是一種不考慮低位來的進位數(shù)，只能對本位上的兩個二進制數(shù)求和的組合電路。全加器是一種將低位來的進位數(shù)連同本位的兩個二進制數(shù)三者一起求和的組合電路。根據(jù)化簡后的全加器的邏輯式可知，用二個半加器和一個或門可以組合成全加器。將全加器低位進位輸入端Ci-1接0，可以用作半加器。

11.4(1)什么叫半加，什么叫全加，兩者有何不同，半加器可否組成全加器？全加器可否用作半加器？返回分析與思考題集上一題下一題

【答】組合電路的設(shè)計方法是在已知邏輯功能的前提下設(shè)計出邏輯電路。而組合電路的分析方法則是在已知組合電路結(jié)構(gòu)的前提下，研究其輸出與輸入之間的邏輯關(guān)系。二者實施目的恰好相反。故設(shè)計步驟和分析步驟基本相反。

11.4(2)組合電路的設(shè)計方法與組合電路的分析方法有何不同？返回分析與思考題集上一題下一題

11.6(1)試將教材圖11.6.1中的譯碼器改用非門和或門組成。

【答】由于該譯碼器的四個輸出端的邏輯表達式為由此可畫出由非門和或門組成的譯碼器電路如圖所示。返回分析與思考題集上一題下一題下一頁返回分析與思考題集上一題下一題111111≥1≥1≥1≥1上一頁

11.6(2)試比較二進制譯碼器與顯示譯碼器的異同。

【答】它們都是將具有特定含義的二進制代碼變換成一定的輸出信號，以表示該代碼的原意。但是一個n位的二進制譯碼器需有n根輸入線，2n

根輸出線，例如四位二進制譯碼器有4根輸入線，16根輸出線。而顯示譯碼器，例如LED

顯示器用的顯示譯碼器，它有4根輸入線，卻只有7根輸出線。返回分析與思考題集上一題

練習(xí)題

11.1.1圖是由分立元件組成的最簡單的門電路。A和B為輸入，F(xiàn)為輸出，輸入可以是低電平(在此為0V)，也可以為高電平(在此為3V)，試列出狀態(tài)表，分析它們各是哪一種門電路。(a)(b)(c)返回下一頁

11.2.1已知四種門電路的輸入和對應(yīng)的輸出波形如圖所示。試分析它們分別是哪四種門電路？返回上一頁下一頁

11.2.2已知或非門和與非門的輸入波形如圖中的A

和B所示，試畫出它們的輸出波形。返回上一頁下一頁

11.2.3已知邏輯電路及輸入信號波形如圖所示，A為信號輸入端，B為信號控制端。當輸入信號通過三個脈沖后，與非門就關(guān)閉，試畫出控制信號的波形。&1返回上一頁下一頁

11.2.4如圖(a)所示是由三態(tài)與非門組成的總線換向開關(guān)，A，B為信號輸入端，分別加有如圖(b)所示的兩個頻率不同的信號；E為使能端，它的電位變化如圖(b)所示。試畫出兩個輸出端F1和F2的波形。&EN

&EN

&EN

&EN

(a)返回上一頁下一頁(b)

11.3.1已知異或門和同或門的輸入波形如圖中A和B所示，試畫出它們的輸出波形。

11.3.2試用邏輯代數(shù)的基本定律證明下列各式：返回上一頁下一頁

11.3.3試用邏輯代數(shù)的基本定律證明下列各式：

11.3.4試將下列各式化簡成最簡與或表達