集成電路設(shè)計(jì)基礎(chǔ)靜恢復(fù)

集成電路設(shè)計(jì)基礎(chǔ)靜恢復(fù)12004/7/5第1頁，課件共54頁，創(chuàng)作于2023年2月第12章CMOS靜態(tài)恢復(fù)邏輯電路設(shè)計(jì)12.1引言12.2全互補(bǔ)標(biāo)準(zhǔn)CMOS電路12.3偽—NMOS12.4級聯(lián)電壓開關(guān)（CVSL）12.5差動錯層CMOS四種邏輯電路22004/7/5第2頁，課件共54頁，創(chuàng)作于2023年2月12.1引言第十章中我們討論了反相器的工作原理和特性。

以反相器為基礎(chǔ)而構(gòu)成的邏輯電路稱為靜態(tài)恢復(fù)邏輯電路。所謂靜態(tài)是指不存在預(yù)充電—放電機(jī)制。所謂恢復(fù)邏輯電路是指電路存在著一個邏輯電平噪聲容限，當(dāng)輸入信號電平受到的噪聲干擾小于規(guī)定的容限時，輸出能恢復(fù)到確定的邏輯電平。32004/7/5第3頁，課件共54頁，創(chuàng)作于2023年2月12.2全互補(bǔ)標(biāo)準(zhǔn)CMOS電路CMOS靜態(tài)恢復(fù)邏輯以反相器為基礎(chǔ)，如下圖。N管與P管都是驅(qū)動管，都受輸入信號控制的。P管與N管都是傳輸門，分別傳輸“1”和“0”。傳輸“0”的邏輯正好與傳輸“1”的邏輯互補(bǔ)：

N管原量“”控制傳輸“0”P管非量“”控制傳輸“1”圖12.142004/7/5第4頁，課件共54頁，創(chuàng)作于2023年2月12.2.1與非門與非門的特征是，全高出低，有低出高。它的卡諾圖如下圖。該圖指出，在這2

2個最小項(xiàng)中，只有1個元素是傳輸“0”的，其余的3個都傳輸“1”。故傳輸門的輸出為，注意，前兩項(xiàng)都是傳“1”的，顯然用P管最合適，又是非量控制，也宜用P管?！?”號，說明這兩項(xiàng)是并聯(lián)的，可以線或。最后一項(xiàng)是傳“0”的，宜用N管實(shí)現(xiàn)，且是原量控制，可用二個傳輸門串聯(lián)。52004/7/5第5頁，課件共54頁，創(chuàng)作于2023年2月12.2.1與非門(續(xù))由此可見，CMOS與非門的結(jié)構(gòu)應(yīng)當(dāng)是：在P管陣列，兩個傳輸門并聯(lián)，接到Vdd。在N管陣列，兩個傳輸門串聯(lián)，接地。右圖所示兩輸入端與非門電路圖。圖12.362004/7/5第6頁，課件共54頁，創(chuàng)作于2023年2月12.2.2或非門或非門的特征是，全低出高，有高出低。其卡諾圖如圖9.4所示。顯然，有3個最小項(xiàng)是傳輸“0”的，只有1個最小項(xiàng)傳“1”，故傳輸門設(shè)計(jì)應(yīng)為，其中前兩項(xiàng)是原量控制的，傳“0”，可以“線或”接地。最后一項(xiàng)是非量控制，傳輸門串聯(lián)，傳“1”，即接Vdd。圖12.472004/7/5第7頁，課件共54頁，創(chuàng)作于2023年2月12.2.2或非門(續(xù))故CMOS或非門將是：P管陣列，兩個傳輸門串聯(lián)，接Vdd。N管陣列，兩個傳輸門并聯(lián)，接地。其電路如圖所示。圖12.582004/7/5第8頁，課件共54頁，創(chuàng)作于2023年2月“與非門”和“或非門”的兩個例子指出：P管陣列的邏輯結(jié)構(gòu)正好是N管陣列的對偶：串聯(lián)并聯(lián)NMOS陣列是原量控制，PMOS陣列是非量控制，因而，N型陣列和P型陣列可以接同一個輸入信號。P管和N管陣列陣列邏輯結(jié)構(gòu)的對偶關(guān)系92004/7/5第9頁，課件共54頁，創(chuàng)作于2023年2月12.2.3復(fù)雜的“與或非”電路已知：求：實(shí)現(xiàn)上述布爾表達(dá)式的CMOS邏輯電路。解：先繪卡諾圖，劃圈，列出傳輸門方程式。再將傳輸門方程式歸為P陣列和N陣列。然而，這種設(shè)計(jì)方法不甚理想，因?yàn)樗?個變量，太繁。102004/7/5第10頁，課件共54頁，創(chuàng)作于2023年2月12.2.3復(fù)雜的與或非電路(續(xù))為此，先利用原量表達(dá)式設(shè)計(jì)N管陣列MOS傳輸門，接地傳“0”。然后，根據(jù)De-Morgan定理，將上式轉(zhuǎn)化為非量形式，再利用非量表達(dá)式設(shè)計(jì)P管陣列MOS傳輸門，接Vdd，傳“1”，圖12.6112004/7/5第11頁，課件共54頁，創(chuàng)作于2023年2月12.2.3復(fù)雜的與或非電路(續(xù))由此可見，這類CMOS電路有如下特點(diǎn)：電路中PMOS管的數(shù)目與NMOS管的數(shù)目相同。如果輸入變量共有k個，則總共需要2k個晶體管。形成一種全互補(bǔ)電路。若一陣列是串聯(lián)，則另一陣列必定是并聯(lián)。管子數(shù)量多，功能、集成度較低。由于管子多，版圖可能比較復(fù)雜。只有設(shè)計(jì)得當(dāng)，版圖才會有規(guī)則。122004/7/5第12頁，課件共54頁，創(chuàng)作于2023年2月與非門:設(shè)計(jì)舉例6輸入與非門:有規(guī)則的管子版圖排列圖12.7132004/7/5第13頁，課件共54頁，創(chuàng)作于2023年2月6輸入與非門:版圖142004/7/5第14頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯全互補(bǔ)CMOS電路的缺點(diǎn)是管子數(shù)太多。這么多的P管僅僅為了傳輸卡諾圖中的互補(bǔ)項(xiàng)，能否省掉？能否象NMOS電路那樣，用一個負(fù)載管替代？為此，美國AT&T公司BellLabs研制了一種新的電路，稱之為偽NMOS邏輯，如圖所示。

圖12.8152004/7/5第15頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(Pseudo-NMOSLogic)采用一只P管做負(fù)載是可能的，只要把它的柵極接地，P管就一直處于導(dǎo)通狀態(tài)，可以作為負(fù)載管。因?yàn)樵谶@個電路中，地是最低電位，因而P管的柵源電壓Vgsp實(shí)際上是最負(fù)的，永遠(yuǎn)滿足|Vgsp|Vds+VTp

，P管處于線性區(qū)域，故偽NMOS反相器的基本特性如圖所示圖12.9162004/7/5第16頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(續(xù))當(dāng)Vi<VTn時，N管截止，VoH=Vdd；當(dāng)Vi>VTn時，N管導(dǎo)通，這時，N管處于飽和區(qū)，P管處于線性區(qū)，于是，172004/7/5第17頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(續(xù))平衡時，Idsn=Idsp，則取典型值，Vtn=0.2Vdd，Vtp=-0.2Vdd，Vi=0.5Vdd，Vo=0.5Vdd，通常

n/

p=2.5，代入得，182004/7/5第18頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(續(xù))它的物理概念是這樣的，在CMOS電路中，0.5Vdd是C區(qū)的中心，是理論上的邏輯門限。作為一種CMOS反相器，如果輸入超過0.5Vdd，則輸出應(yīng)低于0.5Vdd。若輸入低于0.5Vdd，則輸出應(yīng)高于0.5Vdd。為此，上述計(jì)算都以0.5Vdd為準(zhǔn)。然而，對于偽NMOS電路而言，P陣列與N陣列是不對稱的。當(dāng)N陣列獲得的有效柵壓為（0.5Vdd

VTn）時，P陣列的有效柵壓為（Vdd

|Vtp|），因而P管有較大的驅(qū)動力，P管的內(nèi)阻減小，輸出電平Vo升高。為了能使反相器的輸出低于0.5Vdd，那么

n應(yīng)比

p大6倍。因

n=2.5

p，補(bǔ)償?shù)粢徊糠?，故N型陣列的寬長比應(yīng)比P型的大2.4倍以上。192004/7/5第19頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(續(xù))偽NMOS電路的最大優(yōu)點(diǎn)是：管子數(shù)少。若組合邏輯共有k個輸入變量，則偽NMOS邏輯只需要k+1個管子，同NMOS電路一樣，比標(biāo)準(zhǔn)的CMOS要少得多。輸入電容也同NMOS一樣，是CMOS電路的一半。靜態(tài)功耗也同NMOS一樣，因?yàn)镻管總是導(dǎo)通的，很象耗盡管負(fù)載，有直通電流。而CMOS則是沒有的。202004/7/5第20頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(續(xù))偽NMOS是屬于CMOS工藝，但性能上與NMOS極相似，區(qū)別僅在于結(jié)構(gòu)上有區(qū)別，如圖所示：圖12.10212004/7/5第21頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯:

偽NMOS反相器特征1) P管作負(fù)載。2) 柵極接地。3）有效柵極電壓:4）P管做在N型襯底上或N阱中，襯底加最高電壓Vdd。5）極性有差別，P管的源極接最高電位。6）P管無體效應(yīng)。7）最佳尺寸比為2.4:1，N管比P管大。222004/7/5第22頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯:NMOS反相器的特征耗盡型N管作負(fù)載。負(fù)載N管柵源短路。

耗盡管是N型的，做在P型襯底上。襯底加最低電位—地。 耗盡管的漏極接最高電位。耗盡管有體效應(yīng)。最佳尺寸比為4:1，增強(qiáng)管比耗盡管大。圖12.11232004/7/5第23頁，課件共54頁，創(chuàng)作于2023年2月12.3偽NMOS邏輯(續(xù))2）工藝上的差別。偽NMOS用CMOS工藝制造。NMOS用NMOS工藝制造。

既然偽NMOS電路同NMOS電路很相似，為何不直接采用NMOS電路，還要轉(zhuǎn)彎抹角地用CMOS工藝來做呢？這是因?yàn)镃MOS工藝同NMOS工藝完全不同：CMOS工藝中不存在耗盡型NMOS。當(dāng)人們在CMOS電路中想做一些模仿NMOS電路以節(jié)省一些管子時，只有用偽NMOS電路實(shí)現(xiàn)它。附帶的優(yōu)點(diǎn)是負(fù)載管沒有體效應(yīng)。242004/7/5第24頁，課件共54頁，創(chuàng)作于2023年2月12.4級聯(lián)電壓開關(guān)邏輯

（CVSL:CascadeVoltageSwitchLogic）

這是一類新的CMOS電路，是IBM公司在八十年代開發(fā)的。由于引出了一些新的概念，從而派生出一系列類似的電路。252004/7/5第25頁，課件共54頁，創(chuàng)作于2023年2月12.4.1CVSL電路基本原理

當(dāng)輸入信號符合某個邏輯關(guān)系時，互補(bǔ)的NMOS開關(guān)就動作，Q和Q就會拉高或拉低。由于Q和Q端交叉耦合，正反饋加到兩個P管，進(jìn)行上拉，使得Q或Q迅速拉到Vdd。

電路中含有一個NMOS的組合網(wǎng)絡(luò)，其中含有兩個互補(bǔ)的NMOS開關(guān)結(jié)構(gòu)，并交叉地連接到一對P管的柵極，構(gòu)成一個有正反饋的網(wǎng)絡(luò)。圖12.12262004/7/5第26頁，課件共54頁，創(chuàng)作于2023年2月12.4.1CVSL電路基本原理(續(xù))邏輯開關(guān)主要過程如下：當(dāng)n1斷開，n2閉合時，則Q

，p1更加導(dǎo)通，Q

，p2趨向截止，結(jié)果是Q

0，Q

Vdd。當(dāng)n1閉合，n2斷開時，則Q

，Q

，因交叉反饋，p1就趨于截止，p2趨于導(dǎo)通，結(jié)果Q

Vdd，Q

0。圖12.12272004/7/5第27頁，課件共54頁，創(chuàng)作于2023年2月12.4.1CVSL電路基本原理(續(xù))可見，輸出電壓的擺幅很大，從0到Vdd和Vdd到0，與通常標(biāo)準(zhǔn)的CMOS電路一樣。然而該電路的基本特點(diǎn)是，布爾表達(dá)式中的組合邏輯全部由NMOS電路完成的。通過反饋，利用P管把它拉到Vdd。而P陣列沒有邏輯。這在制造工藝上將帶來很大的好處。如，采用N阱工藝將少數(shù)P管做在阱內(nèi)，大量的N管都可以做在阱外。此外，它同時輸出原量Q和非量Q。282004/7/5第28頁，課件共54頁，創(chuàng)作于2023年2月12.4.2CVSL反相器為了進(jìn)一步研究CVSL電路的特性，我們研究最簡單的情況，假定組合網(wǎng)絡(luò)中只含有兩個NMOS開關(guān)，如圖所示。圖12.13292004/7/5第29頁，課件共54頁，創(chuàng)作于2023年2月12.4.2CVSL反相器(續(xù))根據(jù)傳輸門理論，Q點(diǎn)與點(diǎn)Q的狀態(tài)分別為，它說明了Q點(diǎn)的狀態(tài)由A控制，通過n2管傳輸0電平。同時，又由Q信號控制p2管，傳輸1電平。而Q點(diǎn)的狀態(tài)不僅由A信號控制n1管，負(fù)責(zé)傳0，而且還靠Q信號控制p1管，負(fù)責(zé)傳輸1電平。它們是交叉反饋，交叉控制的。302004/7/5第30頁，課件共54頁，創(chuàng)作于2023年2月12.4.2CVSL反相器(續(xù))顯然，只要A=1，n1管導(dǎo)通，Q為0，它加到p2管，使p2管導(dǎo)通，Q必然為1。而Q=1，又回過頭來使p1管截止,對Q點(diǎn)無影響。同理，只要只要A=0，則n2管導(dǎo)通，Q顯然為0，它加到p1管，使p1管導(dǎo)通，故Q必然為1。而Q=1，又回過頭來使p2管截止，對Q點(diǎn)無影響。結(jié)果是312004/7/5第31頁，課件共54頁，創(chuàng)作于2023年2月12.4.2CVSL反相器(續(xù))由此可見，若不計(jì)及時延的話，Q與A同相，Q與A同相。代入傳輸門方程式，得顯然，它是一對等價的CMOS反相器，如圖所示。一個輸入為A，輸出為Q。一個輸入為A，輸出為Q。圖12.14322004/7/5第32頁，課件共54頁，創(chuàng)作于2023年2月12.4.3CVSL反相器:A=X1X2令A(yù)=X1X2，則。代入，得這說明了在NMOS組合網(wǎng)絡(luò)中，一支是加A信號的，即是串聯(lián)的；另一支是加A信號的，即是并聯(lián)的。如圖所示。所以，它既是與非門，又是與門，分別可從端Q和Q端輸出。圖12.15332004/7/5第33頁，課件共54頁，創(chuàng)作于2023年2月12.4.4CVSL反相器:A=X1+X2

取A=X1+X2則必有。代入得，可以發(fā)現(xiàn)，同前面的情況完全一樣，NMOS組合網(wǎng)絡(luò)也是一支串聯(lián)，一支并聯(lián)。不言而喻，其電路結(jié)構(gòu)上與上例完全一樣，僅僅把信號X1，X2與X1，X2

交換一下位置就行。由此可見，同一個電路既可以是與非門，又是與門；它也可以是或非門，也是或門。故這類電路是一種多功能電路。其實(shí)，這兩條NMOS樹枝中，一支代表N管，另一支代表P管。通過正反饋，把P支映射到P型陣列。342004/7/5第34頁，課件共54頁，創(chuàng)作于2023年2月12.4.5CVSL反相器:A=X1X2+X3X4

取A=X1X2+X3X4，則可得，

如圖所示。注意，為簡明標(biāo)識邏輯起見，圖中的管子符號被簡化成了交叉線顯然，這個電路是由一支串并聯(lián)，另一支并串聯(lián)組成。可以獲得與或非、與或兩種功能。圖12.16352004/7/5第35頁，課件共54頁，創(chuàng)作于2023年2月12.4.6CVSL反相器:A=(X1+X2)(X3+X4)

取A=(X1+X2)(X3+X4)

，則?？傻?，

這個電路的構(gòu)造與上例是相同的，一支是并串聯(lián)，另一支是串并聯(lián)。可見，只需將輸入的原量與非量交換位置，上例電路就可直接使用。362004/7/5第36頁，課件共54頁，創(chuàng)作于2023年2月12.4.7CVSL反相器:A=X1X2+X3(X4+X5)圖

12.17372004/7/5第37頁，課件共54頁，創(chuàng)作于2023年2月12.4.7CVSL反相器(續(xù))上面所有的例子都默認(rèn)了兩個限制：NMOS組合網(wǎng)絡(luò)是由兩支獨(dú)立的樹枝組成，其中一支代表著N陣列邏輯功能；另一支代表P陣列邏輯功能，彼此沒有任何交叉鏈，因而所需晶體管的總數(shù)為2k+2。這兩支傳輸門樹枝都端接到地，即都傳輸0信號。382004/7/5第38頁，課件共54頁，創(chuàng)作于2023年2月12.4.8CVSL的新形式設(shè)：兩樹枝是交鏈的，由兩級傳輸門網(wǎng)絡(luò)組成。如圖所示。下面一級特性為，上面一級特性為，圖12.18392004/7/5第39頁，課件共54頁，創(chuàng)作于2023年2月12.4.8CVSL的新形式(續(xù))現(xiàn)在我們把這個邏輯樹，接在交叉反饋的P管對的下面，顯然有，根據(jù)CVSL反相器的原理，必有換言之，它是一對CMOS電路，如圖所示，分別完成圖12.19402004/7/5第40頁，課件共54頁，創(chuàng)作于2023年2月

如果我們再串聯(lián)一個交鏈段，如圖所示，可得，因?yàn)楣释砉?2.4.8CVSL的新形式(續(xù))圖12.20412004/7/5第41頁，課件共54頁，創(chuàng)作于2023年2月根據(jù)CVSL反相器原理，必有于是，換言之，它是一對CMOS電路，分別執(zhí)行下列功能，12.4.8CVSL的新形式(續(xù))422004/7/5第42頁，課件共54頁，創(chuàng)作于2023年2月實(shí)際上，這類電路的分析，可以利用找同路的辦法直接獲得布爾表達(dá)式。比如，Q與Q各有四條同路，如圖所示。圖12.2112.4.8CVSL的新形式(續(xù))432004/7/5第43頁，課件共54頁，創(chuàng)作于2023年2月即得:由此可得12.4.8CVSL的新形式(續(xù))442004/7/5第44頁，課件共54頁，創(chuàng)作于2023年2月12.4.8CVSL的新形式:優(yōu)點(diǎn)

由于相互交鏈，有“差分”作用，使得合成邏輯簡化，管子數(shù)少。如，這種CMOS全加器的總和部分僅需12個管子，且可同時提供S和S。

交鏈方式、級數(shù)有較多自由度，允許設(shè)計(jì)復(fù)雜的邏輯功能。452004/7/5第45頁，課件共54頁，創(chuàng)作于2023年2月12.4.8CVSL的新形式:缺點(diǎn)

等效P陣列邏輯與N陣列邏輯在時間上有差別。P陣列的動作至少比對應(yīng)的N管滯后一個延遲時間。因而，在這段時間差內(nèi)，往往造成P管與N管同時導(dǎo)通，增加了靜態(tài)功耗，出現(xiàn)了比例邏輯現(xiàn)象

也正由于有這段時間差，電源電流中的毛刺、尖峰較大。

整個電路的延遲增加，限制了在高速電路中的使用。462004/7/5第46頁，課件共54頁，創(chuàng)作于2023年2月12.5差動錯層CMOS邏輯（DSL）DSL（DifferentialSplit-levelCMOSLogic）CMOS電路類似于CVSL-CMOS電路，但速度較高。如圖所示。它是在CVSL電路的基礎(chǔ)上附加了兩個NMOS管n10和n20，把輸出端點(diǎn)Q和Q同交叉反饋點(diǎn)F和F隔離開。在n10和n20的柵極上加了一個參數(shù)電壓VREF，其值為0.5Vdd+VTn。圖12.22472004/7/5第47頁，課件共54頁，創(chuàng)作于2023年2月12.5.1DSL電路的工作原理當(dāng)A=0時，n1管截止F=F-,F-為前一狀態(tài)之值。這時，A=1,n2管導(dǎo)通，F(xiàn)

Gnd,于是，(Vgs)n20>VTn

使得n20管導(dǎo)通，Q

Gnd。同時，F(xiàn)加到p1管，使得p1管導(dǎo)通，QVdd。然而這時，n10管是否導(dǎo)通，取決于F之值。若F-<0.5Vdd,則，n10管導(dǎo)通，向F節(jié)點(diǎn)充電，直到F=0.5Vdd為止，n10管截止.若F-

0.5Vdd，則，(Vgs)n10<VTn

，n10管截止，F(xiàn)節(jié)點(diǎn)上的電荷會逐步泄漏，在穩(wěn)定狀態(tài)下，n10管截止，最高電位為F=0.5Vdd。在F的作用下，p2管是弱導(dǎo)通狀態(tài)。482004/7/5第48頁，課件共54頁，創(chuàng)作于2023年2月12.5.1DSL電路的工作原理(續(xù)）故在A=0時，各管狀態(tài)表示如下：p1通，n10截止，n1截止，Q=Vdd。p2弱通，n20通，n2通，Q

100mV。正因?yàn)閜2支路是弱通的，于是F就不可能等于0，而是處于某一低電平，約100mV左右，故存在著靜態(tài)功耗。當(dāng)A=1時，n1管導(dǎo)通，F(xiàn)

Gnd，使得n10管導(dǎo)通，Q

Gnd，同時p2管導(dǎo)通，Q

Vdd，然而，這時n20管是否導(dǎo)通，取決于F

之值，不管F

<0.5Vdd，還是F

0.5Vdd，最終平衡時，n20是截止的，F(xiàn)=0.5Vdd,這時，p1管處于弱導(dǎo)通狀態(tài)，Q100mV.492004/7/5第49頁，課件共54頁，創(chuàng)作于2023年2月故在A=1時，各管狀態(tài)表示如下：p1弱通，n10通，n1通,Q

100mV。p2通，n20截止，n2截止，Q=Vdd

。總之，

A=0，Q=0（100mV）,Q100mV，

A=1，Q=Vdd

，Q=0（100mV）由此可見，從節(jié)點(diǎn)A和A到輸出Q和Q，從功能上