FPGA設計時序收斂

FPGA設計時序收斂FPGA設計時序收斂FPGA設計時序收斂提高設計的工作頻率通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。獲得正確的時序分析報告FPGA設計平臺包含靜態(tài)時序分析工具，可以獲得映射或布局布線后的時序分析報告，從而對設計的性能做出評估。靜態(tài)時序分析工具以約束作為判斷時序是否滿足設計要求的標準。指定FPGA引腳位置與電氣標準FPGA的可編程特性使電路板設計加工和FPGA設計可以同時進行，而不必等FPGA引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。通過約束還可以指定I/O引腳所支持的接口標準和其他電氣特性。附加約束的基本作用4/28/20212通過閱讀報刊，我們能增長見識，擴大自己的知識面。FPGA設計時序收斂FPGA設計時序收斂FPGA設計時序收斂提高設計的工作頻率通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。獲得正確的時序分析報告FPGA設計平臺包含靜態(tài)時序分析工具，可以獲得映射或布局布線后的時序分析報告，從而對設計的性能做出評估。靜態(tài)時序分析工具以約束作為判斷時序是否滿足設計要求的標準。指定FPGA引腳位置與電氣標準FPGA的可編程特性使電路板設計加工和FPGA設計可以同時進行，而不必等FPGA引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。通過約束還可以指定I/O引腳所支持的接口標準和其他電氣特性。附加約束的基本作用3/31/20242提高設計的工作頻率附加約束的基本作用3/31/20242周期(PERIOD)指參考網絡為時鐘的同步元件間的路徑，包括：flip-flop、latch、synchronousRAM等。 周期約束不會優(yōu)化以下路徑：從輸入管腳到輸出管腳之間的路徑純組合邏輯從輸入管腳到同步元件之間的路徑從同步元件到輸出管腳的路徑周期約束路徑示意圖周期約束3/31/20243周期(PERIOD)指參考網絡為時鐘的同步元件間的路徑，包括周期約束是一個基本時序和綜合約束，它附加在時鐘網線上，時序分析工具根據周期約束檢查與同步時序約束端口（指有建立、保持時間要求的端口）相連接的所有路徑延遲是否滿足要求（不包括PAD到寄存器的路徑）。周期是時序中最簡單也是最重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念卻是最通用的，周期的概念是FPGA/ASIC時序定義的基礎概念。后面要講到的其它時序約束都是建立在周期約束的基礎上的，很多其它時序公式，可以用周期公式推導。在附加周期約束之前，首先要對電路的時鐘周期有一定的估計，不能盲目上。約束過松，性能達不到要求，約束過緊，會大大增加布局布線時間，甚至效果相反。周期約束3/31/20244周期約束是一個基本時序和綜合約束，它附加在時鐘網線上，時序分周期約束的計算設計內部電路所能達到的最高運行頻率取決于同步元件本身的建立保持時間，以及同步元件之間的邏輯和布線延遲。時鐘的最小周期為：

Tperiod=Tcko+Tlogic+Tnet+Tsetup-Tclk_skewTclk_skew=Tcd1-Tcd2其中Tcko為時鐘輸出時間，Tlogic為同步元件之間的組合邏輯延遲，Tnet為網線延遲，Tsetup為同步元件的建立時間，Tclk_skew為時鐘信號偏斜。周期約束3/31/20245周期約束的計算周期約束3/31/20245附加周期約束的一個例子：

NETSYS_CLKPERIOD=10nsHIGH4ns這個約束將被附加到SYS_CLK所驅動的所有同步元件上。PERIOD約束自動處理寄存器時鐘端的反相問題，如果相鄰同步元件時鐘相位相反，那么它們之間的延遲將被默認限制為PERIOD約束值的一半。反相時鐘周期約束問題的例子周期約束3/31/20246附加周期約束的一個例子：反相時鐘周期約束問題的例子周期約束3偏移約束指數據和時鐘之間的約束，偏移約束規(guī)定了外部時鐘和數據輸入輸出引腳之間的時序關系，只用于與PAD相連的信號，不能用于內部信號。偏移約束示意圖偏移約束3/31/20247偏移約束指數據和時鐘之間的約束，偏移約束規(guī)定偏移約束優(yōu)化以下時延路徑從輸入管腳到同步元件偏置輸入(OFFSETIN)從同步元件到輸出管腳偏置輸出(OFFSETOUT)為了確保芯片數據采樣可靠和下級芯片之間正確的交換數據，需要約束外部時鐘和數據輸入輸出引腳之間的時序關系。偏移約束的內容的時刻，從而保證與下一級電路的時序關系。告訴綜合器、布線器輸入數據到達的時刻，或者輸出數據穩(wěn)定。偏移約束3/31/20248偏移約束優(yōu)化以下時延路徑偏移約束3/31/20248OFFSET_IN_BEFORE說明了輸入數據比有效時鐘沿提前多長時間準備好，于是芯片內部與輸入引腳的組合邏輯延遲就不能大于該時間（上限,最大值），否則將發(fā)生采樣錯誤。OFFSET_IN_AFTER指出輸入數據在有效時鐘沿之后多長時間到達芯片的輸入引腳，也可以得到芯片內部延遲的上限。

偏移約束3/31/20249OFFSET_IN_BEFORE偏移約束3/31/20249輸入到達時間計算時序描述

OFFSET_IN_AFTER定義的含義是輸入數據在有效時鐘沿之后的Tarrival時刻到達。即：

Tarrival=Tcko+Toutput+Tlogic

綜合實現工具將努力使輸入端延遲Tinput滿足以下關系：Tarrival+Tinput+Tsetup<Tperiod其中Tinput為輸入端的組合邏輯、網線和PAD的延遲之和，Tsetup為輸入同步元件的建立時間,Tcko為同步元件時鐘輸出時間。偏移約束3/31/202410輸入到達時間計算時序描述偏移約束3/31/202410例子：假設Tperiod=20ns，Tcko＝1ns，Toutput＝3ns，Tlogic＝8ns，請給出偏移約束。偏移約束Tarrival=Tcko+Toutput+Tlogic＝12ns，使用OFFSET_IN_AFTER進行偏移約束為：

NETDATA_INOFFSET=IN12nsAFTERCLK

也可以使用OFFSET_IN_BEFORE進行偏移約束，它們是等價的：

NETDATA_INOFFSET=IN8nsBEFORECLK

3/31/202411例子：假設Tperiod=20ns，Tcko＝1ns，TouOFFSET_OUT_BEFORE指出下一級芯片的輸入數據應該在有效時鐘沿之前多長時間準備好。從下一級的輸入端的延遲可以計算出當前設計輸出的數據必須在何時穩(wěn)定下來，根據這個數據對設計輸出端的邏輯布線進行約束，以滿足下一級的建立時間要求，保證下一級采樣數據穩(wěn)定。OFFSET_OUT_AFTER規(guī)定了輸出數據在有效時鐘沿之后多長時間(上限，最大值)穩(wěn)定下來，芯片內部的輸出延遲必須小于這個值。偏移約束3/31/202412偏移約束3/31/202412計算要求的輸出穩(wěn)定時間定義：Tstable=Tlogic+Tinput+Tsetup只要當前設計輸出端的數據比時鐘上升沿提前Tstable時間穩(wěn)定下來，下一級就可以正確采樣數據。實現工具將會努力使輸出端的延遲滿足以下關系：

Tcko+Toutput+Tstable<Tperiod這個公式就是Tstable必須要滿足的基本時序關系，即本級的輸出應該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級芯片的采樣穩(wěn)定。偏移約束3/31/202413計算要求的輸出穩(wěn)定時間偏移約束3/31/202413例子：設時鐘周期為20ns，后級輸入邏輯延時Tinput為4ns、建立時間Tsetup為1ns，中間邏輯Tlogic的延時為8ns，請給出設計的輸出偏移約束。答案：OFFSET_OUT_BEFORE偏移約束為：

NETDATA_OUTOFFSET=OUT13ns

BEFORECLKOFFSET_OUT_AFTER約束：

NETDATA_OUTFFSET=OUT

7ns

AFTERCLK偏移約束3/31/202414例子：偏移約束3/31/202414Giventhesystemdiagrambelow,whatvalueswouldyouputintheConstraintsEditorsothatthesystemwillrunat100MHz?（Assumenoclockskewbetweendevices）4ns5nsUpstreamDeviceDownstreamDevice偏移約束3/31/202415GiventhesystemdiagrambelowPath-SpecificTimingConstraintsUsingglobaltimingconstraints(PERIOD,OFFSET,andPAD-TO-PAD)willconstrainyourentiredesignUsingonlyglobalconstraintsoftenleadstoover-constraineddesignsConstraintsaretootightIncreasescompiletimeandcanpreventtimingobjectivesfrombeingmetReviewperformanceestimatesprovidedbyyoursynthesistoolorthePost-MapStaticTimingReportPath-specificconstraintsoverridetheglobalconstraintsonspecifiedpathsThisallowsyoutoloosenthetimingrequirementsonspecificpaths3/31/202416Path-SpecificTimingConstrainAreasofyourdesignthatcanbenefitfrompath-specificconstraintsMulti-cyclepathsPathsthatcrossbetweenclockdomainsBidirectionalbusesI/OtimingPath-specifictimingconstraintsshouldbeusedtodefineyourperformanceobjectivesandshouldnotbeindiscriminatelyplacedPath-SpecificTimingConstraints3/31/202417AreasofyourdesignthatcanPath-SpecificTimingConstraints3/31/202418Path-SpecificTimingConstrainPath-SpecificTimingConstraints3/31/202419Path-SpecificTimingConstrain假設要做一個32位的高速計數器，由于計數器的速度取決于最低位到最高位的進位延遲，為了提高速度采用了預定標計數器的結構，也就是把計數器分成一個小計數器和一個大計數器，如圖所示。其中小計數器是兩位的，大計數器是30位，它們由同一時鐘驅動。大計數器使能端EN受小計數器進位驅動，小計數器每4個CLK進位一次，使EN持續(xù)有效一個CLK的時間，此時有效時鐘沿到來大計數器加1?？梢?，小計數器的寄存器可能每個CLK翻轉1次，低位寄存器輸出的數據必須在1個CLK內到達高位寄存器的輸入端，即寄存器之間的最大延時為1個CLK。而大計數器內部的寄存器每4個時鐘周期才可能翻轉一次，低位寄存器輸出的數據在4個CLK內到達高位寄存器的輸入端即可，即寄存器之間的最大延遲為4個CLK，因此降低了計數器的時序要求，可以實現規(guī)模較大的高速計數器。預定標計數器Path-SpecificTimingConstraints3/31/202420假設要做一個32位的高速計數器，由約束文件Path-SpecificTimingConstraints3/31/202421約束文件Path-SpecificTimingConstUsethePadtoSetupandClocktoPadcolumnstospecifyOFFSETsforallI/Opathsoneachclockdomain.EasiestwaytoconstrainmostI/OpathsHowever,thiscanleadtoanover-constraineddesignUsethePadtoSetupandClocktoPadcolumnstospecifyOFFSETsforeachI/OpinUsethistypeofconstraintwhenonlyafewI/OpinsneeddifferenttimingPath-pinoffsetTimingConstraints3/31/202422UsethePadtoSetupandClockFalsepathsConstraintsIfaPERIODconstraintwereplacedonthisdesign,whatdelaypathswouldbeconstrained?Ifthegoalistooptimizetheinputandoutputtimeswithoutconstrainingthepathsbetweenregisters,whatconstraintsareneeded?AssumethataglobalPERIODconstraintisalreadydefined3/31/202423FalsepathsConstraintsIfaPETimingConstraintPriorityFalsepathsMustbeallowedtooverrideanytimingconstraintFROMTHRUTOFROMTOPin-specificOFFSETsGroupOFFSETsGroupsofpadsorregistersGlobalPERIODandOFFSETsLowestpriorityconstraints3/31/202424TimingConstraintPriorityFals主要內容時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE3/31/202425主要內容時序約束的概念3/31/202425

設計完成后，如何判斷一個成功的設計？設計是否滿足面積要求---是否能在選定的器件中實現。設計是否滿足性能要求---能否達到要求的工作頻率。管腳定義是否滿足要求---信號名、位置、電平標準及數據流方向等。時序收斂流程3/31/202426設計完成后，如何判斷一個成功的設計？時序收斂流程3/3如何判斷設計適合所選芯片？所選芯片是否有足夠的資源容納更多的邏輯？如果有，有多少？如果適合所選芯片,能否完全成功布通?

手段：查看MapReport

或者Place&RouteReport時序收斂流程3/31/202427如何判斷設計適合所選芯片？時序收斂流程3/31/202427ProjectNavigator產生兩種時序報告：Post-MapStaticTimingReportPost-Place&RouteStaticTimingReport時序報告包含沒有滿足時序要求的詳細路徑的描述，用于分析判斷時序要求沒有得到滿足的原因。TimingAnalyzer用于建立和閱讀時序報告。時序收斂流程3/31/202428ProjectNavigator產生兩種時序報告：時序收合理的性能約束的依據Post-MapStaticTimingReport包括：實際的邏輯延遲和(blockdelays)和0.1ns網絡延遲(netdelays)合理的時序性能約束的原則：60/40原則Iflessthan60percentofthetimingbudgetisusedforlogicdelays,thePlace&Routetoolsshouldbeabletomeettheconstrainteasily.Between60to80percent,thesoftwareruntimewillincrease.Greaterthan80percent,thetoolsmayhavetroublemeetingyourgoals.時序收斂流程3/31/202429合理的性能約束的依據時序收斂流程3/31/202429時序收斂流程3/31/202430時序收斂流程3/31/202430性能突破只要三步：1.充分利用嵌入式（專用）資源DSP48,PowerPCprocessor,EMAC,MGT,FIFO,blockRAM,ISERDES,andOSERDES,等等。2.追求優(yōu)秀的代碼風格UsesynchronousdesignmethodologyEnsurethecodeiswrittenoptimallyforcriticalpathsPipeline（XilinxFPGAshaveabundantRegisters)3.充分利用synthesis工具和Place&Route工具參數選擇TrydifferentoptimizationtechniquesAddcriticaltimingconstraintsinsynthesisPreservehierarchyApplyfullandcorrectconstraintsUseHigheffort時序收斂流程3/31/202431性能突破只要三步：時序收斂流程3/31/202431時序收斂流程Useembeddedblocks3/31/202432時序收斂流程Useembeddedblocks3/31/SimpleCodingStepsYield3xPerformanceUsepipelinestages－morebandwidthUsesynchronousreset－bettersystemcontrolUseFiniteStateMachineoptimizationsUseinferableresourcesMultiplexerShiftRegisterLUT(SRL)BlockRAM,LUTRAMCascadeDSPAvoidhigh-levelconstructs(loops,forexample)incodeManysynthesistoolproduceslowimplementations時序收斂流程3/31/202433SimpleCodingStepsYield3xPSynthesisguidelinesUsetimingconstraintsDefinetightbutrealisticindividualclockconstraintsPutunrelatedclocksintodifferentclockgroupsUseproperoptionsandattributesTurnoffresourcesharingMoveflip-flopsfromIOBsclosertologicTurnonFSMoptimizationUsetheretimingoption時序收斂流程3/31/202434SynthesisguidelinesUsetiming時序收斂流程ImpactofConstraints3/31/202435時序收斂流程ImpactofConstraints3/3Place&RouteGuidelinesTimingconstraintsUsetight,realisticconstraintsRecommendedoptionsHigh-effortPlace&RouteBydefault,effortissettoStandardTiming-drivenMAPMulti-PassPlace&Route(MPPR)ToolstohelpmeettimingFloorplanning(UsethePACEandPlanAheadsoftwaretools)PhysicalsynthesistoolsOtheravailableoptions:IncrementaldesignModulardesignflows時序收斂流程3/31/202436Place&RouteGuidelinesTiming時序收斂流程ImpactofConstraintsinTools3/31/202437時序收斂流程ImpactofConstraintsin主要內容時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE3/31/202438主要內容時序約束的概念3/31/202438代碼風格使用同步設計技術使用Xilinx-Specific代碼使用Xilinx提供的核使用層次化設計使用ISE產生的靜態(tài)時序分析報告，找出時序關鍵路徑，并進行優(yōu)化3/31/202439代碼風格使用同步設計技術使用ISE產生的靜態(tài)時序分析報告，找主要內容時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE3/31/202440主要內容時序約束的概念3/31/202440使用綜合工具提供的參數選項，尤其是constraint-driven技術，可以優(yōu)化設計網表，提高系統(tǒng)性能為綜合工具指定關鍵路徑，綜合工具可以提高工作級別，使用更深入的算法，減少關鍵路徑延遲綜合技術3/31/202441使用綜合工具提供的參數選項，尤其是constraint-dr綜合工具提供許多優(yōu)化選擇，以獲得期望的系統(tǒng)性能和面積要求參考F1幫助信息或XSTUserguideRegisterDuplicationTiming-DrivenSynthesisTimingConstraintEditorFSMExtractionRetimingHierarchyManagementSchematicViewerErrorNavigationCross-ProbingPhysicalOptimization綜合技術3/31/202442綜合工具提供許多優(yōu)化選擇，以獲得期望的系統(tǒng)性能和面積要求參考DQfn1DQfn1DQfn1High-fanoutnetscanbeslowandhardtorouteDuplicatingflip-flopscanfixbothproblemsReducedfanoutshortensnetdelaysEachflip-flopcanfanouttoadifferentphysicalregionofthechiptoreduceroutingcongestionDesigntrade-offsGainroutabilityandperformanceIncreasedesignareaIncreasefanoutofothernetsDuplicatingFlip-Flops綜合技術3/31/202443DQfn1DQfn1DQfn1High-fanoutnetTiming-DrivenSynthesisSynplify,Precision,andXSTsoftwareTiming-drivensynthesisusesperformanceobjectivestodrivetheoptimizationofthedesignBasedonyourperformanceobjectives,thetoolswilltryseveralalgorithmstoattempttomeetperformancewhilekeepingtheamountofresourcesinmindPerformanceobjectivesareprovidedtothesynthesistoolviatimingconstraints綜合技術3/31/202444Timing-DrivenSynthesisSynplif實施period約束和input/output約束(.xcf文件)通常，根據期望的性能目標進行1.5X－2X的過約束，綜合工具會提高工作級別，有利于在實現中更容易滿足時序目標切記：如果使用過約束，不要把這些約束傳遞給實現工具使用Multi-cycle和falsepaths約束使用Criticalpath約束，對Criticalpath進行優(yōu)化綜合技術Timing-DrivenSynthesis3/31/202445實施period約束和input/output約束(.xcfRetimingSynplify,Precision,andXSTsoftwareRetiming:ThesynthesistoolautomaticallytriestomoveregisterstagestobalancecombinatorialdelayoneachsideoftheregistersDQDQDQBeforeRetimingAfterRetimingDQDQDQ綜合技術3/31/202446RetimingSynplify,Precision,aHierarchyManagementSynplify,Precision,andXSTsoftwareThebasicsettingsare:Flattenthedesign:AllowstotalcombinatorialoptimizationacrossallboundariesMaintainhierarchy:PreserveshierarchywithoutallowingoptimizationofcombinatoriallogicacrossboundariesIfyouhavefollowedthesynchronousdesignguidelines,usethesetting-maintainhierarchyIfyouhavenotfollowedthesynchronousdesignguidelines,usethesetting-flattenthedesignYoursynthesistoolmayhaveadditionalsettingsRefertoyoursynthesisdocumentationfordetailsonthesesettings綜合技術3/31/202447HierarchyManagementSynplify,HierarchyPreservationBenefitsEasilylocateproblemsinthecodebasedonthehierarchicalinstancenamescontainedwithinstatictiminganalysisreportsEnablesfloorplanningandincrementaldesignflowTheprimaryadvantageofflatteningistooptimizecombinatoriallogicacrosshierarchicalboundariesIftheoutputsofleaf-levelblocksareregistered,thereisnoneedtoflatten綜合技術3/31/202448HierarchyPreservationBenefit主要內容時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE3/31/202449主要內容時序約束的概念3/31/202449管腳約束管腳約束通常在設計早期就要確定下來，以保證電路板的設計同步進行對高速設計、復雜設計和具有大量I/O管腳的設計，Xilinx推薦手工進行管腳約束實現工具可以自動布局邏輯和管腳，但是一般來說不會是最優(yōu)的管腳約束可以指導內部數據流向,不合理的管腳布局很容易降低系統(tǒng)性能合理的管腳布局需要對所設計系統(tǒng)和Xilinx器件結構的詳細了解，如要考慮I/Obank、I/O電氣標準等時鐘(單端或差分)必須約束在專用時鐘管腳注意：時鐘資源數量的限制最后使用dual-purpose管腳(如配置和DCI管腳)3/31/202450管腳約束管腳約束通常在設計早期就要確定下來，以保證電路板的設根據數據流指導管腳約束用于控制信號的I/O置于器件的頂部或底部控制信號垂直布置用于數據總線的I/O置于器件的左部和右部數據流水平布置。以上布局方法可以充分利用Xilinx器件的資源布局方式進位鏈排列方式塊RAM，乘法器位置管腳約束3/31/202451根據數據流指導管腳約束用于控制信號的I/O置于器件的頂部或底使用PACE進行管腳約束管腳約束3/31/202452使用PACE進行管腳約束管腳約束3/31/202452主要內容時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE3/31/202453主要內容時序約束的概念3/31/202453時序約束如果實現后性能目標得到滿足，則設計完成否則，施加特定路徑時序約束施加multi-cycle，falsepath和關鍵路徑約束，實現工具會優(yōu)先考慮這些特定路徑約束3/31/202454時序約束如果實現后性能目標得到滿足，則設計完成施加multi時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE主要內容3/31/202455時序約束的概念主要內容3/31/202455靜態(tài)時序分析Post-map：Map后，使用Post-maptimingreport確定關鍵路徑的邏輯延遲Post-PAR：PAR后，使用Post-PARstatictimingreport確定時序約束是否滿足LogicdelayVs.Routingdelay：60%/40%原則TimingAnalyzer可以讀取時序報告，查找關鍵路徑，并與Floorplanner協(xié)同解決時序問題3/31/202456靜態(tài)時序分析Post-map：Map后，使用Post-mapReportExample靜態(tài)時序分析3/31/202457ReportExample靜態(tài)時序分析3/31/20245AnalyzingPost-Place&RouteTimingTherearemanyfactorsthatcontributetotimingerrors,includingNeglectingsynchronousdesignrulesorusingincorrectHDLcodingstylePoorsynthesisresults(toomanylogiclevelsinthepath)InaccurateorincompletetimingconstraintsPoorlogicmappingorplacementEachrootcausehasadifferentsolutionRewriteHDLcodeAddtimingconstraintsResynthesizeorre-implementwithdifferentsoftwareoptionsCorrectinterpretationoftimingreportscanrevealthemostlikelycauseTherefore,themostlikelysolution靜態(tài)時序分析3/31/202458AnalyzingPost-Place&RouteT靜態(tài)時序分析Case13/31/202459靜態(tài)時序分析Case13/31/202459PoorPlacement:SolutionsIncreasePlacementeffortlevel(orOveralleffortlevel)Timing-drivenpacking,iftheplacementiscausedbypackingunrelatedlogictogetherCross-probetotheFloorplannertoseewhathasbeenpackedtogetherThisoptioniscoveredinthe.AdvancedImplementationOptions.modulePARextraeffortorMPPRoptionsCoveredinthe.AdvancedImplementationOptions.moduleFloorplanningorRelativeLocationConstraints(RLOCs)ifyouhavetheskill靜態(tài)時序分析3/31/202460PoorPlacement:SolutionsIncre靜態(tài)時序分析Case23/31/202461靜態(tài)時序分析Case23/31/202461HighFanout:SolutionsMostlikelysolutionistoduplicatethesourceofthehigh-fanoutnetthenetistheoutputofaflip-flop,thesolutionistoduplicatetheflip-flopUsemanualduplication(recommended)orsynthesisoptionsIfthenetisdrivenbycombinatoriallogic,locatingthesourceofthenetintheHDLcodemaybemoredifficultUsesynthesisoptionstoduplicatethesource靜態(tài)時序分析3/31/202462HighFanout:SolutionsMostlik靜態(tài)時序分析Case33/31/202463靜態(tài)時序分析Case33/31/202463TooManyLogicLevels:SolutionsTheimplementationtoolscannotdomuchtoimproveperformanceThenetlistmustbealteredtoreducetheamountoflogicbetweenflip-flopsPossiblesolutionsCheckwhetherthepathisamulticyclepathIfyes,addamulticyclepathconstraintUsetheretimingoptionduringsynthesistodistributelogicmoreevenlybetweenflip-flopsConfirmthatgoodcodingtechniqueswereusedtobuildthislogic(nonestediforcasestatements)Addapipelinestage靜態(tài)時序分析3/31/202464TooManyLogicLevels:Solutio時序約束的概念時序收斂流程時序收斂流程－代碼風格時序收斂流程－綜合技術時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現技術時序收斂流程－FloorPlanner和PACE主要內容3/31/202465時序約束的概念主要內容3/31/202465使用更高級別的EffortLevel：可以提高時序性能，而不必采取其它措施(如施加更高級的時序約束，使用高級工具或者更改代碼等)Xilinx推薦：第一遍實現時，使用全局時序約束和缺省的實現參數選項。如果不能滿足時序要求：嘗試修改代碼，如使用合適的代碼風格，增加流水線等修改綜合參數選項，如OptimizationEffort，UseSynthesisConstraintsFile，KeepHierarchy，RegisterDuplication，RegisterBalancing等增加PAREffortLevelApplypath-specifictimingconstraintsforsynthesisandimplementationR&R參數選項：EffortLevel實現技術3/31/202466使用更高級別的EffortLevel：可以提高時序性能，而和PAR一樣，可以使用Map-timing參數選項針對關鍵