基于MIPS精簡(jiǎn)指令集流水線CPU的設(shè)計(jì)與實(shí)現(xiàn)的開題報(bào)告

基于MIPS精簡(jiǎn)指令集流水線CPU的設(shè)計(jì)與實(shí)現(xiàn)的開題報(bào)告一、選題背景及意義MIPS指令集是RISC計(jì)算機(jī)體系結(jié)構(gòu)中最為流行的處理器指令集之一，以其簡(jiǎn)潔、規(guī)范、易于實(shí)現(xiàn)等諸多優(yōu)點(diǎn)被廣泛應(yīng)用于嵌入式、網(wǎng)絡(luò)通訊等領(lǐng)域。對(duì)于初學(xué)者而言，MIPS指令集也是一個(gè)非常好的入門工具，能夠幫助學(xué)習(xí)CPU的基本工作原理。在此基礎(chǔ)上，本課題針對(duì)MIPS指令集的精簡(jiǎn)版，設(shè)計(jì)一個(gè)流水線CPU，旨在深入理解CPU的設(shè)計(jì)與實(shí)現(xiàn)，并掌握CPU的指令流水線技術(shù)。同時(shí)，該項(xiàng)目對(duì)于學(xué)習(xí)嵌入式系統(tǒng)、計(jì)算機(jī)體系結(jié)構(gòu)、系統(tǒng)級(jí)編程等課程都有較大的幫助。二、研究?jī)?nèi)容及方法本課題擬使用VerilogHDL語(yǔ)言進(jìn)行設(shè)計(jì)，并在FPGA平臺(tái)上進(jìn)行驗(yàn)證。具體研究?jī)?nèi)容及方法如下：1.分析MIPS精簡(jiǎn)指令集對(duì)MIPS精簡(jiǎn)指令集進(jìn)行分析，了解其指令特點(diǎn)、寄存器使用及操作方式等相關(guān)知識(shí)，為CPU的設(shè)計(jì)提供依據(jù)。2.設(shè)計(jì)CPU核心模塊根據(jù)MIPS精簡(jiǎn)指令集，設(shè)計(jì)CPU核心模塊，包括指令解碼模塊、ALU模塊、寄存器堆模塊等。3.設(shè)計(jì)流水線及相關(guān)模塊在CPU核心模塊的基礎(chǔ)上，設(shè)計(jì)流水線相關(guān)模塊，包括指令流水線寄存器模塊、流水線控制模塊、數(shù)據(jù)轉(zhuǎn)發(fā)模塊等。4.在FPGA平臺(tái)上進(jìn)行驗(yàn)證采用Vivado工具進(jìn)行仿真及綜合，并使用FPGA平臺(tái)進(jìn)行驗(yàn)證。三、可行性分析該課題所需軟硬件資源均能滿足要求，且相應(yīng)的資料和文獻(xiàn)較為豐富，因此具有很高的可行性。四、預(yù)期目標(biāo)及成果1.設(shè)計(jì)出一個(gè)MIPS精簡(jiǎn)指令集流水線CPU。2.通過對(duì)CPU的設(shè)計(jì)和實(shí)現(xiàn)，掌握計(jì)算機(jī)體系結(jié)構(gòu)、嵌入式系統(tǒng)和相關(guān)領(lǐng)域的基本知識(shí)。3.有效地實(shí)踐了VerilogHDL語(yǔ)言的設(shè)計(jì)方法，并能夠應(yīng)用此方法進(jìn)行硬件系統(tǒng)的設(shè)計(jì)。4.搭建了一個(gè)基于FPGA的CPU硬件系統(tǒng)，具有一定的應(yīng)用能力。五、進(jìn)度安排1.前期準(zhǔn)備：2021年8月-2021年9月調(diào)研MIPS精簡(jiǎn)指令集及其相關(guān)文獻(xiàn)；閱讀CPU設(shè)計(jì)相關(guān)文獻(xiàn)；熟悉VerilogHDL語(yǔ)言；搭建設(shè)計(jì)環(huán)境。2.設(shè)計(jì)階段：2021年9月-2021年12月設(shè)計(jì)CPU核心模塊、流水線及相關(guān)模塊，驗(yàn)證功能。3.實(shí)現(xiàn)階段：2021年12月-2022年1月基于FPGA平臺(tái)進(jìn)行設(shè)計(jì)的驗(yàn)證，分析測(cè)試結(jié)果，調(diào)試優(yōu)化。4.撰寫論文：2022年2月-2022年3月撰寫開題報(bào)告、中期報(bào)告及畢業(yè)論文，完善論文內(nèi)容，總結(jié)成果。六、參考文獻(xiàn)1.Risc-Vinstructionsetmanual,VolumeI:UnprivilegedISA.2.《計(jì)算機(jī)組成原理》3.Hennessy,J.L.,&Patterson,D.A.(2017).