集成電路制造工藝

集成電路制造工藝§3.1

硅平面工藝§

3.2

氧化絕緣層工藝§

3.3

擴(kuò)散摻雜工藝§

3.4

光刻工藝§

3.5

掩模制版技術(shù)§

3.6

外延生長工藝§

3.7

金屬層制備工藝§

3.8

隔離工藝技術(shù)§

3.9

CMOS集成電路工藝流程主要內(nèi)容第2頁,共116頁，2024年2月25日，星期天集成電路的核心是半導(dǎo)體器件包括：電阻電容電感二極管三極管結(jié)型場效應(yīng)晶體管MOS場效應(yīng)晶體管.......

不同類型的半導(dǎo)體區(qū)域和它們之間一個或多個PN結(jié)組成半導(dǎo)體器件生產(chǎn)工藝的基本原理根據(jù)電路設(shè)計要求，在半導(dǎo)體材料不同區(qū)域形成不同導(dǎo)電區(qū)域(P型以及N型)進(jìn)而形成一個或多個PN結(jié)第3頁,共116頁，2024年2月25日，星期天1950年，合金法制備的晶體管即合金管或臺面管半導(dǎo)體器件工藝技術(shù)發(fā)展的三個階段第4頁,共116頁，2024年2月25日，星期天1955年，發(fā)明擴(kuò)散技術(shù)，擴(kuò)散能夠精確控制為了能夠精確控制PN結(jié)的位置以及寬度等第5頁,共116頁，2024年2月25日，星期天1960年，硅平面工藝是半導(dǎo)體器件制造技術(shù)最重要的里程碑。綜合了擴(kuò)散技術(shù)和二氧化硅掩膜技術(shù)二氧化硅能有效抑制大部分施主和受主雜質(zhì)的擴(kuò)散，可以選擇性地進(jìn)行擴(kuò)散，得到不同的P(N)區(qū)域第6頁,共116頁，2024年2月25日，星期天晶片（Wafer）：襯底硅片，也稱為晶圓芯片（Chip）：在晶片上經(jīng)制備出的晶體管或電路。同一晶片上可制備出成千上萬個結(jié)構(gòu)相同的芯片晶片尺寸越大技術(shù)難度就越高目前晶片尺寸在150~300mm(

6~12inch)相應(yīng)的生產(chǎn)線為6、12inch。第7頁,共116頁，2024年2月25日，星期天第8頁,共116頁，2024年2月25日，星期天第9頁,共116頁，2024年2月25日，星期天第10頁,共116頁，2024年2月25日，星期天§

3.2

氧化工藝氧化是平面工藝中最核心的技術(shù)之一。1957年，發(fā)現(xiàn)SiO2層具有阻止施主或受主雜質(zhì)向硅內(nèi)擴(kuò)散的作用，掩蔽作用。選擇性擴(kuò)散前均要進(jìn)行氧化，在晶片的表面生長二氧化硅薄膜。把不需擴(kuò)散的區(qū)域用一定厚度的SiO2保護(hù)起來第11頁,共116頁，2024年2月25日，星期天對擴(kuò)散雜質(zhì)起掩蔽作用可作為MOS器件的絕緣層，柵極氧化層用作集成電路中的隔離介質(zhì)和絕緣介質(zhì)。作為集成電路中的電容器介質(zhì)。對器件表面起保護(hù)鈍化作用。因半導(dǎo)體表面態(tài)對器件的影響非常大，采用氧化層保護(hù)可防止環(huán)境對器件的污染。

一.

SiO2

薄膜在集成電路中的作用第12頁,共116頁，2024年2月25日，星期天

SiO2的基本性質(zhì)晶體結(jié)構(gòu)：結(jié)晶型(石英玻璃)非晶態(tài)半導(dǎo)體器件生產(chǎn)所用的SiO2薄膜屬于非晶態(tài)結(jié)構(gòu)。物理性質(zhì)惰性材料，在室溫相當(dāng)寬的范圍內(nèi)，性能十分穩(wěn)定；電阻率非常高，熱氧化的SiO2薄膜為1015

歐姆·厘米，是很好的絕緣材料，高介電常數(shù)。第13頁,共116頁，2024年2月25日，星期天二.SiO2薄膜的生長方法工藝：氧化熱氧化化學(xué)氣相沉積氧氣氧化氫氧合成氧化高壓氧化第14頁,共116頁，2024年2月25日，星期天第15頁,共116頁，2024年2月25日，星期天熱氧化過程氧化前氧化后第16頁,共116頁，2024年2月25日，星期天氧氣法氧化按照氧氣的情況干法氧化濕法氧化第17頁,共116頁，2024年2月25日，星期天

干氧生成的SiO2結(jié)構(gòu)致密、干燥、均勻性和重復(fù)性好，掩蔽能力強，與光刻膠粘附好等優(yōu)點

干氧化速率慢，由于已生長的SiO2對氧有阻礙作用，氧化的速度會逐漸降低，O2Si（固體）+O2

→SiO2（固體）

干法氧化

將硅片置于通有氧氣的高溫環(huán)境內(nèi)，通過到達(dá)硅表面的氧原子與硅的作用發(fā)生反應(yīng)形成SiO2。將石英管高溫加熱至1000℃以上，通入氧氣。石英管加熱器硅片石英舟第18頁,共116頁，2024年2月25日，星期天高溫下，硅與水汽和氧氣發(fā)生如下反應(yīng)：濕法氧化

Si（固體）+2H2O→SiO2（固體）+2H2

濕氧氧化速率快，水的擴(kuò)散系數(shù)大于氧氣。但致密度較差，對P的掩蔽能力差，于光刻膠的接觸不良。石英管高純水加熱器硅片石英舟濕O295度的去離子水第19頁,共116頁，2024年2月25日，星期天硅干法氧化濕法氧化干法氧化實際氧化工藝：干氧化濕氧化干氧化第20頁,共116頁，2024年2月25日，星期天氫氧合成氧化

Si（固體）+2H2O→SiO2（固體）+2H2

氧化速度快，避免濕法氧化中水蒸氣對器件帶來的污染，薄膜質(zhì)量好，純度高。第21頁,共116頁，2024年2月25日，星期天高壓氧化第22頁,共116頁，2024年2月25日，星期天化學(xué)汽相沉積法

CVD把一種(幾種)元素的氣體共給基片，利用某種方式激活后，在襯底表面處發(fā)生化學(xué)反應(yīng)，沉積所需的固體薄膜。激活方式：加熱、等離子體、紫外光、激光等產(chǎn)生高溫多晶硅、氮化硅、氧化物、碳化物等多種無機薄膜第23頁,共116頁，2024年2月25日，星期天制備氧化硅時：硅烷與氧的反應(yīng)第24頁,共116頁，2024年2月25日，星期天800-1000℃102Pa產(chǎn)量大，膜厚均勻600-700℃

射頻電場，200-400℃第25頁,共116頁，2024年2月25日，星期天第26頁,共116頁，2024年2月25日，星期天3.SiO2薄膜的要求和檢測方法

SiO2薄膜的要求表面：表面厚度均勻、表面致密、無斑點、無白霧

SiO2薄膜的厚度測量表面觀察法(TEM)、干涉法、橢圓激光偏振法等。最常用的是干涉條紋法。第27頁,共116頁，2024年2月25日，星期天4.氧化技術(shù)的發(fā)展趨勢和面臨問題

隨著集成電路的集成度的不斷提高，器件尺寸的不斷減小，使MOS器件的柵氧化層厚度的不斷減小。柵氧化層厚度從100nm（1975年）減小到目前的5nm。

柵氧化層厚度越薄，則漏電和擊穿問題越嚴(yán)重，所以需要開發(fā)高介質(zhì)的柵氧化層材料。

隨著集成電路尺寸的不斷減小，布線間距縮小電容明顯增大，使得器件的延遲增大速度變慢。減小布線電容的有效方法就是采用低介質(zhì)常數(shù)的材料作層間絕緣。第28頁,共116頁，2024年2月25日，星期天1、擴(kuò)散定律由于濃度不均勻而導(dǎo)致載流子（電子或空穴）從高濃度處向低濃度處逐漸運動的過程

擴(kuò)散§

3.3擴(kuò)散摻雜工藝目的通過摻雜或補償，制作N型或P型區(qū)域第29頁,共116頁，2024年2月25日，星期天第30頁,共116頁，2024年2月25日，星期天一.擴(kuò)散原理D擴(kuò)散系數(shù)：反映擴(kuò)散快慢程度的物理量。S=-DdNdX1.擴(kuò)散流密度：描述了擴(kuò)散過程硅片上各點雜質(zhì)濃度隨時間變化的規(guī)律2.

擴(kuò)散方程：?N?2N?

t=D?X2在硅中：D

磷=10.5cm2/sD

硼=25cm2/s第31頁,共116頁，2024年2月25日，星期天3.

雜質(zhì)分布特點

雜質(zhì)分布擴(kuò)散工藝形式不同但總體可分為

恒定源擴(kuò)散，限定源擴(kuò)散

恒定源擴(kuò)散硅片表面處雜質(zhì)濃度不隨時間變化而變。

限定源擴(kuò)散硅中雜質(zhì)總量不變，隨時間增加表面雜質(zhì)濃度不斷下降，雜質(zhì)擴(kuò)入硅片的深度增大。第32頁,共116頁，2024年2月25日，星期天擴(kuò)散結(jié)深ND為樣品中原來的摻雜濃度t2t3t1<t2<t3t1NsxNxX

j1Xj2Xj3X

j《Xj2《Xj3第33頁,共116頁，2024年2月25日，星期天二.常用的擴(kuò)散方法擴(kuò)散方法：液態(tài)、固態(tài)、氣態(tài)等在平面擴(kuò)散工藝中最常用的是液態(tài)源擴(kuò)散第34頁,共116頁，2024年2月25日，星期天2.

液態(tài)源擴(kuò)散源瓶N2特點：控制擴(kuò)散T,擴(kuò)散t,氣體流量，來控制摻雜量。

均勻、重復(fù)性好、設(shè)備簡單、容易操作等。N2大部分直接進(jìn)入管中，小部分進(jìn)入源瓶攜帶雜質(zhì)源第35頁,共116頁，2024年2月25日，星期天片狀源擴(kuò)散擴(kuò)散源第36頁,共116頁，2024年2月25日，星期天固固擴(kuò)散高溫擴(kuò)散爐第37頁,共116頁，2024年2月25日，星期天預(yù)沉積預(yù)擴(kuò)散表面恒定源的擴(kuò)散過程?？刂乒杵砻娴碾s質(zhì)總量再分布主擴(kuò)散表面限定源擴(kuò)散過程。主要用來控制結(jié)深第38頁,共116頁，2024年2月25日，星期天4.

雙溫區(qū)銻擴(kuò)散擴(kuò)散爐分兩恒溫區(qū)雜質(zhì)源放在低溫區(qū)（950℃）以控制雜質(zhì)蒸氣壓硅片放在高溫區(qū)（1250℃）滿足擴(kuò)散條件加熱器氮氣保護(hù)攜帶Sb2O3蒸汽進(jìn)入高溫擴(kuò)散區(qū)集成電路中摻入雜質(zhì)銻時的一種擴(kuò)散方法第39頁,共116頁，2024年2月25日，星期天擴(kuò)散層質(zhì)量檢測方法擴(kuò)散的目：摻雜主要檢測：摻入雜質(zhì)的多少

擴(kuò)散形成的PN結(jié)結(jié)深雜質(zhì)的具體分布第40頁,共116頁，2024年2月25日，星期天方塊電阻：表征擴(kuò)散層中摻入雜質(zhì)總量的參數(shù)方塊電阻（薄層電阻）Rs,R□lpN說明正方形樣品，電阻值與邊長的大小無關(guān)反應(yīng)摻雜總數(shù),與0到xj層間摻雜總量成反比

R□的單位：Ω/□I

xj測量方塊電阻的方法：四探針法，微電子測試圖法□0到xj一層中摻入的雜質(zhì)總量第41頁,共116頁，2024年2月25日，星期天

四探針法測方塊電阻R□=CVI樣品電位差計AIC

修正因子與樣品的形狀厚度等有關(guān)探針第42頁,共116頁，2024年2月25日，星期天6.

結(jié)深的測量

用磨角法、滾槽法測量雜質(zhì)類型發(fā)生變化的位置即為結(jié)深第43頁,共116頁，2024年2月25日，星期天三.

擴(kuò)散工藝與集成電路設(shè)計的關(guān)系1.方塊電阻的問題每個擴(kuò)散區(qū)域用途不同，對R□的要求也不同。摻雜區(qū)埋層

隔離基區(qū)發(fā)射區(qū)R□（Ω/□）15~302~5120~2004~82.橫向擴(kuò)散的問題因雜質(zhì)擴(kuò)散無方向，不僅向下擴(kuò)散，以橫向同樣存在約擴(kuò)散0.8Xj，實際的擴(kuò)散層寬度大于氧化層，最終的結(jié)面不是平面。N+P第44頁,共116頁，2024年2月25日，星期天擴(kuò)散層之間的距離和擴(kuò)散窗口之間的距離設(shè)計時候要防止短路第45頁,共116頁，2024年2月25日，星期天要求結(jié)深小于1微米集成電路的發(fā)展，器件尺寸下降傳統(tǒng)的擴(kuò)散技術(shù)不能滿足要求

§

3.4離子注入摻雜方法

第46頁,共116頁，2024年2月25日，星期天適用于結(jié)深小于1微米的平面工藝摻雜原子經(jīng)離化變成帶電的雜質(zhì)離子電場(104-106)eV轟擊半導(dǎo)體基片第47頁,共116頁，2024年2月25日，星期天離子注入摻雜分兩步：

離子注入

退火再分布離子注入深度較淺，濃度較大，必須熱處理使雜質(zhì)向半導(dǎo)體體內(nèi)重新分布。由于高能粒子的撞擊，使硅的晶格發(fā)生損傷。為恢復(fù)晶格損傷，離子注入后要進(jìn)行退火處理。2.摻雜步驟第48頁,共116頁，2024年2月25日，星期天

注入的離子通過質(zhì)量分析器選出的純度高，能量單一，摻雜純度不受雜質(zhì)源純度的影響。

同一平面內(nèi)的雜質(zhì)均勻度可保證在±1％的精度。

控制離子束的掃描范圍，選擇注入，無掩膜技術(shù)。

注入深度隨離子能量的增加而增加，精確控制結(jié)深。

注入不受雜質(zhì)在襯底材料中溶解度限制，各種元素均可摻雜。

注入時襯底溫度低，可避免高溫擴(kuò)散所引起的熱缺陷，橫向效應(yīng)比熱擴(kuò)散小得多。

可控制離子束的掃描區(qū)域。3.

離子注入優(yōu)點第49頁,共116頁，2024年2月25日，星期天光刻的基本原理：

利用光敏的抗蝕涂層(光刻膠)發(fā)生化學(xué)反應(yīng)，結(jié)合刻蝕方法在各種薄膜上生成合乎要求的圖形，一實現(xiàn)選擇摻雜、形成金屬電極和布線或表面鈍化的目的。3.5

光刻工藝光刻利用光的作用把掩模版（光刻版）上的圖形轉(zhuǎn)換到晶片上的過程。第50頁,共116頁，2024年2月25日，星期天特征尺寸在保證一定成品率基礎(chǔ)上光刻出最細(xì)的線條。用特征尺寸評價集成電路生產(chǎn)線的技術(shù)水平。集成電路的特征尺寸是否能夠進(jìn)一步減小，與光刻技術(shù)的近一步發(fā)展有密切的關(guān)系。第51頁,共116頁，2024年2月25日，星期天涂膠、前烘

曝光顯定影堅膜

去膠

1.

光刻工藝基本流程

腐蝕第52頁,共116頁，2024年2月25日，星期天前烘顯、定影掩膜版

對準(zhǔn)、曝光

紫外光

去膠

涂膠光刻膠

晶片SiO2堅膜（后烘）

腐蝕光刻基本流程第53頁,共116頁，2024年2月25日，星期天

2.光刻涂膠

采用旋轉(zhuǎn)涂膠技術(shù)對晶片進(jìn)行涂膠。光刻膠一般有兩種：正性（Positive）光刻膠；負(fù)性（Negative）光刻膠

正性光刻膠受光或紫外線照射后感光部分發(fā)生光分解反應(yīng)可溶于顯影液，未感光部分顯影后仍然留在晶片表面。

負(fù)性光刻膠未感光部分溶于顯影液中，感光部分顯影后仍留在基片表面。第54頁,共116頁，2024年2月25日，星期天

圖形對準(zhǔn)非常重要。除初次光刻外，其它次光刻必須要與前幾次光刻圖形嚴(yán)格套準(zhǔn)，不能偏差絲毫。

曝光將光刻掩模覆蓋在涂有光刻膠的硅片上，光刻掩模相當(dāng)于照相底片，一定波長的光線通過這個“底片”，使光刻膠獲得與掩模圖形同樣的感光圖形。3.

對準(zhǔn)曝光4.

顯影與后烘

將曝光后的片子進(jìn)行顯影溶去被感光的光刻膠，留下光刻膠的圖形是就掩膜版的圖形。

顯影后的光刻膠被泡軟，需要烘烤堅膜才能進(jìn)行腐蝕。第55頁,共116頁，2024年2月25日，星期天DryetchofSi

刻蝕分為兩類

濕法刻蝕：各向同性刻蝕法，簡單方便、效率高，但存在橫向腐蝕問題。

干法刻蝕：各向異性刻蝕技術(shù)，等離子刻蝕。5.

刻蝕

第56頁,共116頁，2024年2月25日，星期天

干法刻蝕

用等離子體進(jìn)行薄膜刻蝕的技術(shù)。借助輝光放電用等離子體中產(chǎn)生的粒子轟擊刻蝕區(qū)。

是各向異性刻蝕技術(shù)，在被刻蝕區(qū)域內(nèi)，各方向上刻蝕速度不同。

Si3N4、多晶硅、金屬及合金材料采用干法刻蝕技術(shù)。

濕法刻蝕

將被刻蝕材料浸泡在腐蝕液內(nèi)進(jìn)行腐蝕的技術(shù)。

是各向同性的刻蝕方法，利用化學(xué)反應(yīng)過程去除待刻蝕區(qū)域的薄膜材料。

通常SiO2采用濕法刻蝕技術(shù)，有時金屬鋁也采用濕法刻蝕技術(shù)。第57頁,共116頁，2024年2月25日，星期天第58頁,共116頁，2024年2月25日，星期天

二.超微細(xì)圖形曝光技術(shù)從原理來看：曝光過程，光通過掩膜版總會發(fā)生衍射現(xiàn)象。若掩膜版的線條太細(xì)，光刻出的線條與間距就會分辨不清。根據(jù)物理原理可知：當(dāng)波長為λ時，不可能光刻出寬度小于λ/2的線條。新光刻技術(shù)根據(jù)波長越小光刻出的線條寬度越細(xì)，縮小特征尺寸關(guān)鍵在于改進(jìn)光源，盡可能用波長短的光源。

遠(yuǎn)紫外曝光技術(shù)

電子束曝光技術(shù)

X-ray曝光技術(shù)離子束

曝光技術(shù)

紫外光

第59頁,共116頁，2024年2月25日，星期天1、遠(yuǎn)紫外曝光技術(shù)采用KrF激光光源：

λ=248nm

ArF激光光源：

λ=193nm配合新型光刻膠和多層光刻技術(shù)（移項掩膜技術(shù)）已能刻出0.25μm的線條。

2、電子束曝光技術(shù)用能量為1~5Kev的電子束在光刻膠上掃描，形成所需光刻圖形。因電子波長短，能刻出0.10μm的線條。主要缺點：效率低，設(shè)備貴。電子束在光刻膠和硅襯底中會發(fā)生散射。

第60頁,共116頁，2024年2月25日，星期天

外延

指在單晶襯底上生長一層新單晶的技術(shù)。

新生單晶層的晶向取決于襯底，由襯底向外延伸而成，故稱“外延層”。

外延生長通過控制反應(yīng)氣流中的雜質(zhì)含量可方便調(diào)節(jié)外延層中的雜質(zhì)濃度，不依賴于襯底中的雜質(zhì)種類與摻雜水平。

外延與隔離擴(kuò)散相結(jié)合，可解決雙極型集成電路元器件間的隔離問題?！?/p>

3.7外延生長技術(shù)第61頁,共116頁，2024年2月25日，星期天

液相外延LPE

LiquidPhaseEpitaxy

分子束外延MBEMolecularBeamEpitaxy

氣相外延VPE

VaporPhaseEpitaxy如金屬有機物氣相外延

MOVPE

Metal-organicVaporPhaseEpitaxy.

1.外延分類第62頁,共116頁，2024年2月25日，星期天IC中最常用的硅外延工藝.用加熱提供化學(xué)反應(yīng)所需的能量(局部加熱)。2.氣相外延生長VPE

反應(yīng)管線圈氣體入口氣流

石墨板

氣相四氯化硅在加熱的硅襯底表面與氫氣反應(yīng)還原出硅原子淀積在表面上。

在外延中摻入定量的硼、磷元素可控制外延層的電阻率和導(dǎo)電類型。石墨板射頻線圈加熱：1500-2000℃高溫：SiCl4+2H2→Si+4HCl↑釋放出Si原子在基片表面形成單晶硅，典型生長速度：0.5~1μm/min。第63頁,共116頁，2024年2月25日，星期天

MBE生長半導(dǎo)體器件級質(zhì)量的膜層，生長厚度為原子級。

MBE系統(tǒng)基本要求：超高真空10-10~

10-11τ，加熱后轟擊準(zhǔn)備沉積物質(zhì)形成分子流，在襯底表面淀積生長單晶層，生長速率0.01~0.03μm/min.

生長速度慢，設(shè)備昂貴，外延質(zhì)量好，實施監(jiān)控厚度、摻雜濃度和生長質(zhì)量。3.分子束外延

MBE第64頁,共116頁，2024年2月25日，星期天計算機控制的分子束外延設(shè)備第65頁,共116頁，2024年2月25日，星期天在集成電路制造中，金屬層的功能：

形成器件間的互連線；形成器件表面要電極

§3.8金屬層制備工藝第66頁,共116頁，2024年2月25日，星期天二.

金屬材料的要求

導(dǎo)電性好、損耗小；

與半導(dǎo)體有良好歐姆接觸；性能穩(wěn)定不與硅反應(yīng)；臺階覆蓋性好；工藝相容。金屬鋁所有金屬都無法同時滿足以上要求，鋁是最好的。第67頁,共116頁，2024年2月25日，星期天

電遷移現(xiàn)象

鋁是多晶結(jié)構(gòu)，電流通過時鋁原子受電子作用沿晶粒邊界向高電位端遷移，使此處出現(xiàn)原子堆積形成小丘導(dǎo)致相鄰金屬線斷路，低電位處出現(xiàn)空洞導(dǎo)至開路。

鋁—硅互溶

鋁在硅中有一定固溶度，若引線孔的硅向鋁中溶解就會在硅中出現(xiàn)深腐蝕坑。若鋁向硅中溶解滲透較深時，在pn結(jié)處就出現(xiàn)漏電甚至短路。1、鋁存在的問題第68頁,共116頁，2024年2月25日，星期天2.

合金材料和其它材料大規(guī)模、超大規(guī)模集成電路常采用其它金屬材料：鋁—硅合金合金中硅的含量超過硅在鋁中的固溶度，可避免出現(xiàn)鋁—硅互溶問題。銅—鋁合金鋁中摻銅，銅原子在多晶鋁邊界處分凝阻止鋁原子沿晶界遷移，抑制鋁的電遷移。多晶硅

用低壓化學(xué)氣相沉積法制備多晶硅薄膜，代替鋁作為MOS器件的柵極材料并同時完成互連，與鋁層形成雙層布線結(jié)構(gòu)。第69頁,共116頁，2024年2月25日，星期天1.

金屬層形成的方法主要采用：物理汽相沉積技術(shù)PVD

PysicalVaporDeposition最常用真空蒸發(fā)法濺射法真空蒸發(fā)法

把被蒸鍍物質(zhì)加熱，利用被蒸鍍物在高溫時的飽和蒸汽壓，氣相原子沉積在晶片表面上形成薄膜層。濺射法

利用等離子對被濺鍍物電極(靶)進(jìn)行轟擊，使氣相等離子體內(nèi)有被濺鍍物的粒子，這些粒子沉積到晶片上形成薄膜。

第70頁,共116頁，2024年2月25日，星期天真空蒸發(fā)鍍膜2.真空蒸發(fā)鍍膜

提高溫度熔解并蒸發(fā)材料。

將材料置于高熔點金屬(W,Mo,Ta,Nb)制成的加熱絲或舟內(nèi)通直流電。

利用歐姆熱加熱材料；絕緣材料制成坩堝通射頻交流電；利用電磁感應(yīng)加熱材料。

第71頁,共116頁，2024年2月25日，星期天1-發(fā)射體，2-陽極，3-電磁線圈，4-水冷坩堝，5-收集極，6-吸收極，7-電子軌跡，8-正離子軌跡，9-散射電子軌跡，10-等離子體吸收反射電子、背散射電子、二次電子吸收電子束與蒸發(fā)的中性離子碰撞產(chǎn)生的正離子e型電子槍蒸發(fā)源示意圖3.電子束蒸發(fā)第72頁,共116頁，2024年2月25日，星期天大規(guī)模集成電路生產(chǎn)中，用濺射法取代蒸發(fā)法的優(yōu)點：

濺射可在面積很大的靶上進(jìn)行，解決大尺寸硅片沉積薄膜厚度均勻性問題。

較容易控制膜厚。

沉積的薄膜合金成分比蒸發(fā)法容易控制，改變加在硅晶片上的偏壓和溫度可控制薄膜許多重要性質(zhì)如：臺階覆蓋和晶粒結(jié)構(gòu)等。濺射可用來沉積鋁、鋁合金、鈦、鎢鈦合金、鎢等金屬。二.濺射鍍膜第73頁,共116頁，2024年2月25日，星期天靶基片等離子體區(qū)濺射鍍膜裝置圖靶原子第74頁,共116頁，2024年2月25日，星期天

金屬層淀積在芯片的元器件上，光刻后形成所需的互連線和電極。為形成良好的歐姆接觸還要進(jìn)行合金化處理。

在真空或氮氣等保護(hù)下500℃進(jìn)行合金化，硅、鋁發(fā)生互溶在界面形成非常薄的合金層，達(dá)到低阻歐姆接觸。

四.合金化至此，制作的前部工序全部完成。后續(xù)要進(jìn)行劃片、裝架、鍵合、封裝等。

第75頁,共116頁，2024年2月25日，星期天§3.9

引線封裝

1.引線

將芯片上的元、器件電極與細(xì)金屬絲連接；一般采用金絲、硅鋁絲。2.鍵合

將芯片內(nèi)部的金屬電極引出后再將金屬絲與封裝管座上外引線相連接。3.封裝提供用戶使用集成電路時用作連接的外引線，同時對內(nèi)部管芯提供保護(hù)第76頁,共116頁，2024年2月25日，星期天§

3.10隔離技術(shù)首要問題采用隔離技術(shù)將元器件分離,進(jìn)行電學(xué)上的隔離。集成電路：同一基底上：包括各種元器件器件之間不能通過基底導(dǎo)通第77頁,共116頁，2024年2月25日，星期天隔離技術(shù)可靠工藝與平面工藝兼容表面平坦化盡量少占芯片面積不影響集成電路整體性能隔離技術(shù)滿足五個要求第78頁,共116頁，2024年2月25日，星期天標(biāo)準(zhǔn)pn結(jié)隔離pn結(jié)對通隔離集電極擴(kuò)散隔離介質(zhì)-PN結(jié)混合隔離(局部氧化隔離)

標(biāo)準(zhǔn)SiO2-多晶硅介質(zhì)隔離絕緣物上硅(SOI技術(shù))隔離方法第79頁,共116頁，2024年2月25日，星期天一.標(biāo)準(zhǔn)PN結(jié)隔離—雙極IC基本隔離利用PN結(jié)在反向偏壓下，即處于反向截止?fàn)顟B(tài)，對器件之間的電學(xué)隔離

第80頁,共116頁，2024年2月25日，星期天N外延集電區(qū)

p-SiP基區(qū)N+N+beCP+隔離墻P+隔離墻NPN型雙極型晶體管示意圖P+擴(kuò)散一定要將外延層擴(kuò)通與P襯底相連將P+接電路的低電位，隔離島被反偏的PN結(jié)包圍N型外延層被P型區(qū)域包圍隔離島第81頁,共116頁，2024年2月25日，星期天N外延集電區(qū)

p-SiP基區(qū)N+N+beCP+隔離墻P+隔離墻N外延集電區(qū)

p-SiP基區(qū)N+N+beCP+隔離墻P+隔離墻將P+隔離墻接電路最低電位(PN結(jié)處于反偏)就能將各隔離島的器件徹底隔離同一襯底上有兩個NPN型的雙極型晶體管第82頁,共116頁，2024年2月25日，星期天缺點

橫向擴(kuò)散占面積較大，不利于提高集成度隔離結(jié)面積大，PN結(jié)面積大結(jié)電容效應(yīng)大高頻特性不好

P襯底N外延P+隔離隔離隔離深度大易橫向擴(kuò)散占面積深度大易橫向擴(kuò)散占面積N外延第83頁,共116頁，2024年2月25日，星期天eN外延集電區(qū)

p-SiP基區(qū)N+N+bCN外延集電區(qū)

N+埋層

p-SiP基區(qū)N+N+beCNPN晶體管集電區(qū)埋層引入電流通道狹長集電區(qū)電阻率高電阻較大增加低電阻率的N+型埋層減小集電區(qū)電阻的作用第84頁,共116頁，2024年2月25日，星期天2.

PN結(jié)對通隔離

P襯底N+埋層

N外延P+P+N+P+P+P+基區(qū)下隔離上隔離PN結(jié)對通隔離常用于高速和集成度要求較高的雙極IC中將隔離分為上、下兩次完成下隔離在外延前完成。高溫外延時，下隔離的雜質(zhì)同時向上下擴(kuò)散上隔離與基區(qū)擴(kuò)散同時完成，減小橫向擴(kuò)散展寬所占的面積第85頁,共116頁，2024年2月25日，星期天3.

集電極擴(kuò)散隔離集電極擴(kuò)散隔離優(yōu)點隔離占的面積小。因N+擴(kuò)散濃度高，P外延不會反型發(fā)射區(qū)擴(kuò)散不用光刻，減少一次光刻；缺點

集電結(jié)的擊穿電壓較低

P-襯底

P外延基區(qū)N+埋層集電區(qū)N+隔離N+隔離N+發(fā)射區(qū)P第86頁,共116頁，2024年2月25日，星期天

二.雙極集成電路的介質(zhì)隔離介質(zhì)隔離

SiO2形成隔離島1.

標(biāo)準(zhǔn)SiO2—多晶硅介質(zhì)隔離N硅襯底

氧化SiO2層上蒸鋁

隔離光刻

隔離槽

去SiO2

N+埋層擴(kuò)散

氧化SiO2層

生長多晶硅（襯底）

磨多晶硅露出SiO2層，形成被SiO2介質(zhì)包圍的隔離N型島。SiO2N硅AlN硅襯底SiO2N+SiO2多晶硅多晶硅N+SiO2第87頁,共116頁，2024年2月25日，星期天MOS電路：同一襯底但不同導(dǎo)電類型MOS管間是自然隔離，因MOS管都是在導(dǎo)電類型相反的硅材料上制成如：同一硅襯底上的N-MOS和P-MOS互補型CMOS也是如此。

三.MOSIC中的隔離

N襯底上的兩個PMOS管NP+P+P+P+場氧化層

N襯底上的MOS管(P阱CMOS)場氧化層NP+P+P阱N+N+場氧化層第88頁,共116頁，2024年2月25日，星期天

雙阱CMOS

P襯底上的MOS管(N阱CMOS)場氧化層N外延

N+P阱N阱P+P+N+N+場氧化層PN+N+N阱P+P+場氧化層MOS電路自然電學(xué)隔離第89頁,共116頁，2024年2月25日，星期天N+N+N+N+

MOSIC中存在場區(qū)寄生晶體管，所以要進(jìn)行管間的隔離。2、

MOS電路中寄生晶體管間的隔離柵極1柵極2場氧化層源極1源極2漏極2漏極1金屬走線寄生柵極寄生溝道寄生源、漏極柵氧化層增加寄生MOS晶體管的開啟電壓增加場氧厚度提高場區(qū)表面摻雜濃度第90頁,共116頁，2024年2月25日，星期天利用氧在Si3N4中擴(kuò)散非常緩慢的性質(zhì)。當(dāng)硅表面有一層Si3N4時，無法生成氧化物。此外，Si3N4本身氧化過程也非常緩慢。在整個氧化中，氮化硅將作為氧化物阻擋層保持不變。3.

局部氧化隔離法

介質(zhì)-PN結(jié)混合隔離襯底氧化去掉氮化層SiO2緩沖層Si3N4隔離島底部:PN結(jié)隔離隔離島側(cè)壁：絕緣介質(zhì)第91頁,共116頁，2024年2月25日，星期天四、絕緣物上硅隔離

PN結(jié)隔離擊穿電壓較低(小于40伏)，結(jié)電容較大等，在輻射下會產(chǎn)生較大的瞬態(tài)電流導(dǎo)致隔離失敗。所以要求高電壓的電路都采用絕緣物上硅隔離。絕緣物上硅隔離技術(shù)（SoI）單晶硅薄層—絕緣層—襯底在絕緣層襯底上生長的單晶硅薄層制備電路。SiO2第92頁,共116頁，2024年2月25日，星期天硅襯底單晶SiSiO21μm100nm特點工藝簡單成本低封裝密度高；抗輻射性好速度快目前典型超薄SoI結(jié)構(gòu)單晶硅薄層（約100nm）絕緣層（SiO2約1μm）襯底體硅構(gòu)成

第93頁,共116頁，2024年2月25日，星期天

平面工藝與臺面合金工藝不同，器件所有各個組成部分都在同一平面中完成。PNP臺面合金管P-Ge集電區(qū)NSbPIn-Ga基區(qū)發(fā)射區(qū)發(fā)射結(jié)ebC集電結(jié)ebCP-硅NP集電區(qū)集電結(jié)基區(qū)發(fā)射區(qū)發(fā)射結(jié)PNP平面管第94頁,共116頁，2024年2月25日，星期天PN+N-Si分立npn雙極型晶體管第95頁,共116頁，2024年2月25日，星期天N-SiSiO2在襯底上氧化生長SiO2層光刻基區(qū)后進(jìn)行Ⅲ族硼擴(kuò)散形成P型基區(qū)NPSiO2再進(jìn)行氧化生長SiO2準(zhǔn)備進(jìn)行發(fā)射區(qū)光刻光刻后進(jìn)行Ⅴ族磷擴(kuò)散形成n發(fā)射區(qū)NPSiO2N+

SiO2N

PN+

再氧化生長SiO2準(zhǔn)備進(jìn)行引線孔光刻SiO2NPN+

光刻后金屬鋁蒸發(fā)形成基區(qū)、發(fā)射區(qū)引線SiO2NP型基區(qū)分立npn雙極型晶體管平面工藝第96頁,共116頁，2024年2月25日，星期天ebC進(jìn)行鋁反刻去掉基區(qū)、發(fā)射區(qū)電極引線以外的鋁層NPN+

鋁進(jìn)行金屬鋁蒸發(fā)形成基區(qū)、發(fā)射區(qū)電極引線PN+N-SiSiO2NPN+

鋁第97頁,共116頁，2024年2月25日，星期天PN+N-Si集電區(qū)基區(qū)發(fā)射區(qū)分立雙極型晶體管的集電極由底座引出。整個工藝過程中需多次光刻，所以需要多次氧化。形成兩個pn結(jié)時，擴(kuò)散的雜質(zhì)濃度必須考慮載流子的補償作用。集電極引線基極引線

發(fā)射極引線若要使晶體管有放大作用，必須保證：

Ne>Nb>Nc第98頁,共116頁，2024年2月25日，星期天集成電路中雙極型晶體管N外延集電區(qū)

N+埋層

p-SiP基區(qū)N+N+beCP+隔離環(huán)P+隔離環(huán)集成電路中的雙極型晶體管結(jié)構(gòu)與分立型相同因所有的元器件均在同一電路上，所以必須要有隔離分開集電極只能從上面引出第99頁,共116頁，2024年2月25日，星期天IC中縱向NPN晶體管剖面圖ALSiO2bPP+P-襯底ecn+-外延N-epiP+n+n+P-襯底n+埋層N-外延N-外延P+P+P+P+

PN結(jié)隔離槽NPP+隔離P+隔離cbeppIC中橫向PNP晶體管剖面圖第100頁,共116頁，2024年2月25日，星期天襯底單晶片鍵合封帽老化篩選總測隔離區(qū)氧化2埋層窗口擴(kuò)散外延生長初始氧化1埋層窗口光刻1隔離窗口光刻2基區(qū)窗口光刻3隔離區(qū)窗口擴(kuò)散基區(qū)氧化3基區(qū)擴(kuò)散電極鋁反刻6引線孔光刻5蒸發(fā)電極發(fā)射區(qū)擴(kuò)散引線孔氧化5劃片中間測試裝架壓焊點光刻7合金表面鈍化6發(fā)射區(qū)氧化4發(fā)射區(qū)窗口光刻43.平面雙極型集成電路晶體管基本工藝流程第101頁,共116頁，2024年2月25日，星期天

第