SOC課件-第三章-VLSI集成電路

SoC技術(shù)原理與應(yīng)用主講：郭

兵

單位：四川大學(xué)計(jì)算機(jī)學(xué)院電話/p>

E-

2007

年4月第三章VLSI集成電路主要內(nèi)容

引言數(shù)字IC設(shè)計(jì)

模擬IC設(shè)計(jì)射頻IC設(shè)計(jì)

IC設(shè)計(jì)與EDA工具

VerilogHDL設(shè)計(jì)簡(jiǎn)介

可測(cè)性設(shè)計(jì)可編程邏輯器件

IC的制造過(guò)程3.1、引言

自60年代開(kāi)始，集成電路〔IC〕經(jīng)歷了小規(guī)?！睸SI〕、中規(guī)?！睲SI〕、大規(guī)?！睱SI〕，開(kāi)展到目前的超大規(guī)?！睼LSI〕和甚大規(guī)模集成電路〔ULSI〕。器件特征尺寸不斷縮小，從亞微米〔最小特征尺寸≤1μm〕、深亞微米DSM〔最小特征尺寸≤0.5μm〕到超深亞微米VDSM〔最小特征尺寸≤0.25μm〕，其主要特點(diǎn)包括：

(1)特征尺寸越來(lái)越小(2)芯片面積越來(lái)越大

(3)單片上的晶體管數(shù)越來(lái)越多

(4)時(shí)鐘速度越來(lái)越快

〔5〕電源電壓越來(lái)越低〔6〕布線層數(shù)越來(lái)越多〔7〕

I/O引腳越來(lái)越多從幾十個(gè)引腳到最多1200個(gè)引腳，目前大局部IC的封裝在100~300個(gè)引腳。集成電路工藝技術(shù)的高速開(kāi)展，超深亞微米成為目前的主流工藝技術(shù)，使更多的IC采用超深亞微米工藝，到2004年接近90%的IC使用0.25um以下工藝，平均門數(shù)超過(guò)2百萬(wàn)，使得超深亞微米VLSI集成電路的設(shè)計(jì)面臨一些新的問(wèn)題和挑戰(zhàn)，迫切需要在理論及技術(shù)上進(jìn)行創(chuàng)新，探索新的超深亞微米VLSI集成電路設(shè)計(jì)/驗(yàn)證方法、流程及EDA技術(shù)。DSM時(shí)代特征尺寸減小，時(shí)鐘頻率提高使互連線〔Interconnect〕延時(shí)大于門延時(shí)，各種噪聲的影響明顯加劇，從而使傳統(tǒng)IC設(shè)計(jì)方法面臨各種問(wèn)題。不同的學(xué)術(shù)及技術(shù)領(lǐng)域?qū)@些問(wèn)題有著不同的認(rèn)識(shí)和表達(dá)方式，對(duì)于前端設(shè)計(jì)部門最為直接的問(wèn)題是設(shè)計(jì)時(shí)序收斂難度加大。圖3-7所示的設(shè)計(jì)中，在使用Wireload模型〔WLM：WireLoadModel〕綜合后，設(shè)計(jì)到達(dá)600MHz，在布局完成后，最高性能到達(dá)500MHz。使用特定統(tǒng)計(jì)Wireload模型反復(fù)綜合后使設(shè)計(jì)到達(dá)550MHz，仍不能滿足要求。新網(wǎng)表在次布局后，為500MHz。布局的In-PlaceOptimization〔IPO〕將性能提升到550MHz，如此需要屢次反復(fù)才能到達(dá)時(shí)序收斂。設(shè)計(jì)時(shí)序的不收斂導(dǎo)致了前端設(shè)計(jì)與后端設(shè)計(jì)的結(jié)果嚴(yán)重不一致，投片不可能成功，設(shè)計(jì)人員面臨不可預(yù)知需要多少次反復(fù)才能消除邏輯設(shè)計(jì)期望與ASIC廠商物理綜合設(shè)計(jì)人員所能提供的時(shí)序方面的差異。隨著工藝技術(shù)的不斷開(kāi)展，這種反復(fù)的次數(shù)不斷增加，使設(shè)計(jì)周期越來(lái)越長(zhǎng)，開(kāi)發(fā)本錢越來(lái)越高，幾乎到達(dá)不可接受的狀況。造成這一問(wèn)題的根源主要是由于Wireload模型不準(zhǔn)確。傳統(tǒng)的綜合基于統(tǒng)計(jì)Wireload模型，Wireload模型是對(duì)裝入互連電阻和電容的統(tǒng)計(jì)估算。這種統(tǒng)計(jì)估計(jì)是基于對(duì)采用給定庫(kù)進(jìn)行屢次設(shè)計(jì)的平均，同樣寄生參數(shù)的估計(jì)也被用于所有類似扇出網(wǎng)，因而缺乏實(shí)現(xiàn)細(xì)節(jié)需要的精確互連延遲，不能精確表達(dá)互連延遲，后端綜合修復(fù)工具不能提供足夠的優(yōu)化技術(shù)來(lái)糾正許多時(shí)序問(wèn)題。在DSM工藝下互連線延時(shí)十分嚴(yán)重，并引入多種噪聲，設(shè)計(jì)人員不得不在邏輯、時(shí)序和物理工具之間不斷反復(fù)，以到達(dá)需要的電路性能，設(shè)計(jì)工具對(duì)于互連延遲不同的表達(dá)方式更惡化了這一問(wèn)題。在傳統(tǒng)IC設(shè)計(jì)環(huán)境中，設(shè)計(jì)人員通常采用以下技術(shù)手段來(lái)解決時(shí)序收斂問(wèn)題：〔1〕使用保守的庫(kù)和流程。〔2〕Floorplan和創(chuàng)立定制的Wireload模型?！?〕在布局/布線工具中，使用有限的優(yōu)化技術(shù)進(jìn)行修復(fù)。但這些手段不能從根本上解決VDSMIC設(shè)計(jì)所面臨的問(wèn)題，為此近年來(lái)學(xué)術(shù)以及EDA技術(shù)界對(duì)VDSM工藝下各種噪聲的特性以及有效的設(shè)計(jì)工具等問(wèn)題進(jìn)行了深入的分析和研究，并提出了一些解決方案及針對(duì)VDSNIC設(shè)計(jì)的EDA工具。電路延時(shí)有門延時(shí)和互連線延時(shí)兩類，它們均與金屬線的長(zhǎng)度和寬度、多晶硅的寬度和長(zhǎng)度、氧化層的厚度等參數(shù)有關(guān)。以前互連線延時(shí)沒(méi)有受到重視，但統(tǒng)計(jì)結(jié)果說(shuō)明，在VDSM工藝下的互連線延時(shí)占到總延時(shí)的80~90%。有關(guān)互連線延時(shí)和噪聲的情況較為復(fù)雜，對(duì)于它們的來(lái)源、特性及模型描述是現(xiàn)代VDSMIC領(lǐng)域中研究的一個(gè)熱點(diǎn)。在VDSMIC設(shè)計(jì)中另一個(gè)重要的問(wèn)題是低功耗設(shè)計(jì)。自上世紀(jì)70年代起，就開(kāi)始了對(duì)CMOS電路功耗的理論分析，并逐漸受到重視。近年來(lái)，由于芯片集成度和工作時(shí)鐘頻率的迅速提高，低功耗設(shè)計(jì)已成為VDSMIC設(shè)計(jì)中與性能和面積同等重要的一個(gè)因素。特別是對(duì)于電池供電的便攜式產(chǎn)品，如移動(dòng)終端、PDA及筆記本電腦等，其芯片及系統(tǒng)的設(shè)計(jì)都是圍繞低功耗要求來(lái)進(jìn)行的。CMOS數(shù)字集成電路的功耗由三局部組成：〔1〕動(dòng)態(tài)功耗：為CMOS門電路0/1狀態(tài)轉(zhuǎn)換所需要的能量，實(shí)質(zhì)上是PMOS及NMOS晶體管等效電容C的充放電，〔2〕內(nèi)部短路功耗：CMOS電路如果以下條件成立Vtn<Vin<Vdd-|Vtn|〔其中Vtn是NMOS的門限電壓，Vtp是PMOS的門限電壓〕時(shí)，在Vdd到地之間的NMOS和PMOS會(huì)同時(shí)翻開(kāi)，這就產(chǎn)生了短路電流。在門的輸入端上升或者下降的時(shí)間比其輸出端的上升或者下降時(shí)間快的時(shí)候，短路電流現(xiàn)象會(huì)更為明顯。為了減少平均的短路電流，盡量保持輸入和輸出在同一個(gè)沿上。一般來(lái)說(shuō)，內(nèi)部短路電流功耗不會(huì)超過(guò)動(dòng)態(tài)功耗的10%，同時(shí)，如果在一個(gè)節(jié)點(diǎn)上，Vdd<Vin+|Vtn|的時(shí)候，短路電流會(huì)被消除。〔3〕靜態(tài)漏電功耗：靜態(tài)漏電是指二極管在反向加電時(shí)，晶體管內(nèi)部出現(xiàn)的漏電現(xiàn)象，在MOS中主要指的是從襯底的注入效應(yīng)和亞門限效應(yīng)，它們與工藝無(wú)關(guān)。漏電所造成的功耗很小，不是功耗優(yōu)化的重點(diǎn)。因此，在電路組態(tài)結(jié)構(gòu)方面盡可能少采用傳統(tǒng)的CMOS電路結(jié)構(gòu)，因?yàn)榛パa(bǔ)電路結(jié)構(gòu)每個(gè)門輸入端具有一對(duì)PMOS和NMOS管，形成較大的容性負(fù)載，CMOS電路工作時(shí)對(duì)負(fù)載電容開(kāi)關(guān)充放電功耗占整個(gè)功耗的百分之七十以上。為此，深亞微米的電路結(jié)構(gòu)組態(tài)多項(xiàng)選擇擇低負(fù)載電容的電路結(jié)構(gòu)組態(tài)，如開(kāi)關(guān)邏輯、Domino邏輯以及NP邏輯，使速度和功耗得到較好的優(yōu)化。在IC設(shè)計(jì)中，功耗優(yōu)化設(shè)計(jì)主要是根據(jù)以上理論原理，在以下幾個(gè)方面進(jìn)行優(yōu)化：〔1〕RTL級(jí)代碼優(yōu)化：不同的RTL代碼，會(huì)產(chǎn)生不同的功率損耗，因?yàn)镽TL代碼最終會(huì)實(shí)現(xiàn)為電路。不同的電路風(fēng)格和電路結(jié)構(gòu)會(huì)對(duì)功率產(chǎn)生相當(dāng)深遠(yuǎn)的影響?！?〕后端綜合與布線優(yōu)化：綜合與布線是將RTL代碼綜合成真實(shí)電路，一段RTL代碼所對(duì)應(yīng)的電路可以有多種形式。而CMOS電路的功耗與電容的充放電有很大關(guān)系，在后端綜合與布線中，可以采取一些措施減少電容，優(yōu)化電路，減少電路的操作，選擇節(jié)能的單元庫(kù)，修改信號(hào)的相關(guān)關(guān)系，再次綜合減少毛刺的產(chǎn)生概率?！?〕通過(guò)降低工作電壓來(lái)降低器件的功耗，IC的工作電壓逐步從5V降到3.5V、2.5V、1.8V等。但這種降低是有限度的，因?yàn)檫^(guò)低的工作電壓會(huì)使功率饋入發(fā)生困難。〔4〕采用門控〔ClockedGate〕，對(duì)于系統(tǒng)中暫不工作的模塊，可將其時(shí)鐘關(guān)閉，需要工作時(shí)再將其喚醒。由于CMOS電路的靜態(tài)功耗很小，因而可有效地降低整個(gè)系統(tǒng)的功耗。對(duì)于VDSMIC低功耗設(shè)計(jì)除了以上優(yōu)化方法外，目前進(jìn)入更高一級(jí)的研究，主要有系統(tǒng)級(jí)功耗管理策略、軟件程序結(jié)構(gòu)及軟件代碼優(yōu)化等，特別是良好的系統(tǒng)功耗管理方案對(duì)于降低SoC芯片及系統(tǒng)功耗將取得非常明顯的效果。比較成熟的方法是采用空閑〔Id1e〕模式和低功耗模式，在沒(méi)有軟件任務(wù)執(zhí)行的情況下使系統(tǒng)處于等待狀態(tài)或處于低電壓和低時(shí)鐘頻率的低功耗模式。另外，采用可編程電源也是獲得高性能和低功耗的一種有效方法。IC按電路性能分為數(shù)字IC、模擬IC和射頻IC，下面分別對(duì)這三類IC基于VDSM的設(shè)計(jì)做一個(gè)簡(jiǎn)要的介紹，有關(guān)的根底知識(shí)，如電路與系統(tǒng)、數(shù)字邏輯、半導(dǎo)體器件、射頻與微波電子學(xué)、Verilog語(yǔ)言等，本書將不做過(guò)多的介紹。3.2數(shù)字IC設(shè)計(jì)

數(shù)字和模擬的區(qū)別主要表達(dá)在對(duì)信息的編碼上，數(shù)字電子學(xué)使用離散值表示信息而模擬電子學(xué)采用連續(xù)信號(hào)表示信息。離散的意思指分開(kāi)的或別離的，與連續(xù)的或相連的相對(duì)。數(shù)字IC和模擬IC的區(qū)別是：數(shù)字電路工作在CMOS管的線性區(qū)和截止區(qū)，模擬電路工作在CMOS管的飽和區(qū)，在CMOS管的Vg加不同的偏置電壓〔或信號(hào)電壓〕，使得CMOS管工作在不同的工作區(qū)域，因此，數(shù)字IC和模擬IC的電源局部是不同的，如5VTTL電平，電平0~0.8V表示邏輯“0”，電平2~5V表示邏輯“1”，電平0.8~2V在數(shù)字IC中屬于“X”態(tài)，但恰恰是模擬IC的Vg電壓范圍。當(dāng)代數(shù)字IC品種繁多，按其設(shè)計(jì)和制造情況來(lái)區(qū)分，可分為以下四類IC：(1)標(biāo)準(zhǔn)集成電路這類產(chǎn)品不需要用戶進(jìn)行任何設(shè)計(jì)工作，可直接從市場(chǎng)上購(gòu)置使用，可分為以下兩類：1.標(biāo)準(zhǔn)集成電路系列：這類電路由IC制造商開(kāi)發(fā)并大量生產(chǎn)，可用于各種場(chǎng)合，是一種通用性強(qiáng)的產(chǎn)品。這類產(chǎn)品品種繁多，用戶在使用這類電路進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，難以用一、二種規(guī)格的產(chǎn)品到達(dá)設(shè)計(jì)要求，往往需要較多的器件和較大的PCB面積，因此，需要較高的開(kāi)發(fā)和生產(chǎn)本錢。2.軟件組態(tài)標(biāo)準(zhǔn)電路：這類電路主要是各種通用微處理器、微控制器和DSP等，這種電路要靠一定的軟件來(lái)完成所需的功能，應(yīng)用比較靈活，但這種器件與其它器件的配合需要用戶設(shè)計(jì)專門的接口電路，其工作方式主要為分時(shí)串行方式，速度較慢。(2〕全定制IC〔Full-customIC〕在全定制IC技術(shù)中，設(shè)計(jì)者需要建立完整的幅員，良好的幅員一般用速度和尺寸等特性來(lái)定義，這個(gè)任務(wù)通常稱為物理設(shè)計(jì)。全定制IC技術(shù)的優(yōu)點(diǎn)表達(dá)在功率、性能和大小等方面的高效性，將需要互連的晶體管放置在相鄰位置，用很短的導(dǎo)線來(lái)連接，可以產(chǎn)生良好的性能和功耗，并且，只有電路需要的晶體管才會(huì)出現(xiàn)在IC上，不會(huì)產(chǎn)生由于有未用晶體管而造成的芯片面積浪費(fèi)現(xiàn)象。全定制IC技術(shù)的主要缺點(diǎn)是其過(guò)高的非重發(fā)性設(shè)計(jì)〔NRE：NoRepeatEngineering，又譯非經(jīng)常性工程〕本錢和較長(zhǎng)的上市時(shí)間。NRE代表在IC最終從芯片制造廠制造出來(lái)以前客戶需要投入的所有本錢，這些本錢包括工程資源、昂貴的軟件設(shè)計(jì)工具、用來(lái)制造芯片不同金屬層的昂貴光刻掩膜組以及初始原型器件的生產(chǎn)本錢，這些NRE本錢可能從數(shù)十萬(wàn)美元至數(shù)百萬(wàn)美元?！?〕半定制IC〔Semi-customIC〕在這種技術(shù)下，設(shè)計(jì)者不需要建立全定制的幅員，而是將事先制作好的幅員連接起來(lái)，這種半定制的IC稱為ASIC〔ApplicationSpecificIntegratedCircuit〕，即單用途處理器。半定制IC技術(shù)主要有門陣列〔GateArray〕和標(biāo)準(zhǔn)單元〔StandardCell，如門電路、觸發(fā)器等〕兩種類型，與全定制IC技術(shù)相比，主要優(yōu)點(diǎn)是NRE本錢較低和上市時(shí)間較快，因?yàn)樾枰⒌姆鶈T和掩膜較少。而與可編程邏輯器件IC技術(shù)相比，半定制在性能、功率和大小等方面具有較高的效率。由于有良好的效率及較低的NRE本錢，半定制IC技術(shù)是目前最流行的IC技術(shù)?！?〕可編程邏輯器件可編程邏輯器件，簡(jiǎn)稱PLD〔ProgrammableLogicDevice〕，IC的所有邏輯門已完成幅員制作，其在IC上的放置位置已經(jīng)明確，設(shè)計(jì)者的工作就是以所需電路的方式連接邏輯門〔布線〕。它是一種能將系統(tǒng)結(jié)構(gòu)實(shí)現(xiàn)在IC上而不需制造IC的技術(shù)，可在現(xiàn)場(chǎng)進(jìn)行編程的IC技術(shù)，這里的現(xiàn)場(chǎng)指實(shí)驗(yàn)室或辦公室，編程不是指編寫在微處理器上執(zhí)行的軟件，而是指配置邏輯電路和互連開(kāi)關(guān)，以實(shí)現(xiàn)所需的結(jié)構(gòu)電路。PLD可分為SPLD〔SimplePLD簡(jiǎn)單PLD，只能完成簡(jiǎn)單的組合電路〕、CPLD〔ComplexPLD復(fù)雜PLD，一般包含鎖存器，還可以實(shí)現(xiàn)時(shí)序電路〕和FPGA〔FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門陣列，一種更模塊化、規(guī)模更容易控制的PLD設(shè)計(jì)方法，由可編程邏輯塊的陣列組成，可編程邏輯塊之間通過(guò)可編程互連塊連接〕。VLSI設(shè)計(jì)一般采用層次式設(shè)計(jì)，它是VLSI設(shè)計(jì)中最廣泛使用的方法，可以簡(jiǎn)化VLSI設(shè)計(jì)的復(fù)雜性，分為自頂向下和自底向上兩種方法。層次化設(shè)計(jì)分為以下幾個(gè)層次〔如表3-1所示〕：〔1〕系統(tǒng)級(jí)：系統(tǒng)標(biāo)準(zhǔn)化說(shuō)明〔SystemSpecification〕，即系統(tǒng)的功能，包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用等?！?〕算法級(jí)：將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來(lái)，通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖?！?〕存放器傳輸級(jí)〔RTL：Register-Transferlevel〕：將系統(tǒng)功能結(jié)構(gòu)化，以存放器和傳輸來(lái)表示?！?〕門級(jí)：將系統(tǒng)功能邏輯結(jié)構(gòu)化，通常以文本〔VerilogHDL或VHDL〕、原理圖、邏輯圖表示設(shè)計(jì)結(jié)果，有時(shí)也采用布爾表達(dá)式來(lái)表示設(shè)計(jì)結(jié)果?！?〕電路級(jí)：將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)?！?〕幅員級(jí)〔物理級(jí)〕：物理設(shè)計(jì)或稱幅員設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步，將電路設(shè)計(jì)中的每一個(gè)元器件，包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的幅員信息。典型的RTL級(jí)數(shù)字IC設(shè)計(jì)流程如圖3-8所示從圖3-8可以看出，對(duì)于任何ASIC產(chǎn)品的開(kāi)發(fā)，最初總是從市場(chǎng)上得到需求的信息或產(chǎn)品的概念，根據(jù)這些概念需求，IC工程師可以逐步完成IC規(guī)格的定義和總體方案設(shè)計(jì)，總體方案設(shè)計(jì)定義了芯片的功能、模塊劃分、模塊功能和模塊之間的時(shí)序關(guān)系等內(nèi)容。在總體方案經(jīng)過(guò)充分討論或論證后，開(kāi)始ASIC產(chǎn)品的研發(fā)。IC的開(kāi)發(fā)階段包含了設(shè)計(jì)輸入、功能仿真、綜合、DFT、形式驗(yàn)證、靜態(tài)時(shí)序分析、布局布線和ECO等內(nèi)容。在過(guò)去很長(zhǎng)一段時(shí)間內(nèi)，硬件描述語(yǔ)言只是用來(lái)驗(yàn)證設(shè)計(jì)的思路是否正確，設(shè)計(jì)者往往需要手工將硬件語(yǔ)言的描述轉(zhuǎn)換為門級(jí)網(wǎng)表的形式。隨著計(jì)算機(jī)技術(shù)和EDA軟件工具的開(kāi)展，尤其是綜合工具的出現(xiàn)，在電路設(shè)計(jì)方面，實(shí)現(xiàn)了從硬件描述語(yǔ)言到門級(jí)網(wǎng)表的自動(dòng)轉(zhuǎn)換〔或稱編譯〕等自動(dòng)綜合能力。所謂綜合器，也可稱設(shè)計(jì)編譯器，根據(jù)面積、速度、功耗、時(shí)序等約束條件，完成可綜合的RTL描述到綜合庫(kù)單元之間的映射，得到一個(gè)門級(jí)網(wǎng)表等。一般的邏輯綜合過(guò)程如圖3-9所示，輸入為可綜合的RTL代碼、約束條件和單元庫(kù)〔即工藝庫(kù)〕，輸出的是門級(jí)網(wǎng)表。在邏輯綜合過(guò)程中，為優(yōu)化輸出和工藝映射的需要，一定要有相應(yīng)的約束條件以實(shí)現(xiàn)對(duì)設(shè)計(jì)實(shí)體的控制。同時(shí)，在根據(jù)約束條件進(jìn)行邏輯綜合時(shí)，單元庫(kù)將提供綜合工具所需的全部半導(dǎo)體工藝信息，即單元庫(kù)不僅包含ASIC單元的邏輯功能、單元的面積、輸入到輸出的時(shí)序關(guān)系、輸出的扇出限制和對(duì)單元的時(shí)序檢查等。綜合器內(nèi)部可內(nèi)嵌靜態(tài)時(shí)序分析工具，可以根據(jù)綜合約束來(lái)完成門級(jí)網(wǎng)表的時(shí)序優(yōu)化和面積優(yōu)化。邏輯綜合的過(guò)程一般包含三個(gè)階段：〔1〕展平〔Flattern〕：將Verilog語(yǔ)言的RTL描述轉(zhuǎn)換為未優(yōu)化的門級(jí)布爾邏輯方程描述?！?〕優(yōu)化：執(zhí)行優(yōu)化算法，化簡(jiǎn)布爾方程?！?〕設(shè)計(jì)實(shí)現(xiàn)：按約束要求，采用相應(yīng)的工藝庫(kù)，將優(yōu)化的布爾方程描述映射為實(shí)際的邏輯門電路。目前，大多數(shù)IC設(shè)計(jì)引入了可測(cè)試結(jié)構(gòu)設(shè)計(jì)，一般在電路初步綜合后可進(jìn)行DFT設(shè)計(jì)。典型的DFT電路包括存儲(chǔ)單元的內(nèi)建自測(cè)BIST電路、掃描鏈電路和邊界掃描電路。BIST電路是為了測(cè)試而設(shè)計(jì)的專門電路，它可以來(lái)自半導(dǎo)體生產(chǎn)廠商，也可以用商用的工具自動(dòng)生成。掃描電路一般是用可掃描的存放器代替一般的存放器，由于帶掃描功能的存放器的延遲與一般的存放器并不一致，所以在綜合工具進(jìn)行時(shí)序分析時(shí)最好能夠考慮這種“附加”的延遲。邊界掃描電路主要用來(lái)對(duì)電路板上的連接進(jìn)行測(cè)試，也可以將內(nèi)部掃描鏈的結(jié)果從邊界掃描電路引出。形式驗(yàn)證是一種靜態(tài)的驗(yàn)證手段，根據(jù)電路結(jié)構(gòu)靜態(tài)地判斷兩個(gè)設(shè)計(jì)在功能上是否等價(jià)，從而判斷一個(gè)設(shè)計(jì)在修改前和修改后其功能是否保持一致。它無(wú)須測(cè)試向量，但是在運(yùn)用形式驗(yàn)證時(shí)，必須有一個(gè)參照設(shè)計(jì)和一個(gè)待驗(yàn)證的設(shè)計(jì)。參照設(shè)計(jì)是我們認(rèn)為功能上完備無(wú)缺的設(shè)計(jì)，它可以是用高級(jí)語(yǔ)言，如C、C++實(shí)現(xiàn)的，也可以是集成電路的建模語(yǔ)言SystemC，或者是用驗(yàn)證語(yǔ)言Vera或SpecmanE實(shí)現(xiàn)的，但就現(xiàn)實(shí)而言，多數(shù)形式驗(yàn)證過(guò)程中的參照設(shè)計(jì)就是我們的RTL設(shè)計(jì)，一般是用Verilog或VHDL實(shí)現(xiàn)的。利用形式驗(yàn)證還可以進(jìn)行RTL-GATE比照，我們可以驗(yàn)證插入DFT前后的電路網(wǎng)表功能上是否一致，生成時(shí)鐘樹(shù)前后的電路網(wǎng)表功能上是否一致，布局布線前后的電路網(wǎng)表在功能上是否一致等。靜態(tài)時(shí)序分析是IC開(kāi)發(fā)流程中非常重要的一環(huán)。通過(guò)靜態(tài)時(shí)序分析，工程師一方面可以了解到關(guān)鍵路徑的信息，分析關(guān)鍵路徑的時(shí)序；另一方面，工程師還可以了解到電路節(jié)點(diǎn)的扇出情況和容性負(fù)載的大小。IC的后端設(shè)計(jì)包括布局、插入時(shí)鐘樹(shù)、布線和物理驗(yàn)證等內(nèi)容。ECO〔EngineeringChangOrder〕就是工程更改命令，一般的設(shè)計(jì)流程并不需要這個(gè)步驟。ECO的發(fā)生是指在已經(jīng)輸出幅員GDSII數(shù)據(jù)后，設(shè)計(jì)者又發(fā)現(xiàn)某個(gè)非常小的硬件缺陷〔Bug〕，而且解決這個(gè)問(wèn)題又只需要在非常小的范圍內(nèi)更改金屬連線關(guān)系，或者利用幅員上冗余的邏輯門來(lái)修正設(shè)計(jì)中的小問(wèn)題。傳統(tǒng)的更改一般由工程師手工修正，目前，一些幅員工具內(nèi)嵌了ECO算法實(shí)現(xiàn)，這樣我們就可以利用幅員工具來(lái)自動(dòng)完成。雖然數(shù)字IC的用量占多數(shù)，但模擬IC仍有相當(dāng)大的生存空間：〔1〕首先，數(shù)字技術(shù)是一種人工編碼技術(shù)，而自然界的監(jiān)測(cè)對(duì)象和控制對(duì)象，如聲、光、溫度等全是連續(xù)變化的模擬量，而數(shù)字技術(shù)不可能直接監(jiān)測(cè)和直接控制，實(shí)現(xiàn)這一接口功能的正是模擬電路?！?〕數(shù)字信號(hào)只能有線傳輸〔利用雙絞線、同軸線、光纜等〕，采用射頻載波的調(diào)制和解調(diào)，才能完成無(wú)線發(fā)射和接收，這又是非模擬電路不可的用場(chǎng)?！?〕任何數(shù)字系統(tǒng)都必須有電源的控制和管理，在移動(dòng)式數(shù)字系統(tǒng)中，電源控制和電源管理的問(wèn)題更加突出。3.3模擬IC設(shè)計(jì)集成化的模擬電路設(shè)計(jì)和采用分立器件的模擬電路設(shè)計(jì)有顯著的區(qū)別：〔1〕采用分立器件設(shè)計(jì)的電路所用的有源及無(wú)源元器件并不都制造在同一塊襯底上，而集成化的電路那么是做在同一塊芯片上的，所有有源和無(wú)源元器件的幾何形狀、尺寸和位置都在集成電路設(shè)計(jì)師的支配和控制下，這就賦予他在設(shè)計(jì)過(guò)程中新的、充分的自由度?！?〕集成電路設(shè)計(jì)師不可能搭試驗(yàn)線路板，他只能應(yīng)用模擬方法確認(rèn)他的設(shè)計(jì)，確認(rèn)性能是否能到達(dá)要求?！?〕集成電路設(shè)計(jì)師在選用元器件時(shí)要受到一定限制，他所選用的元器件必需和他采用的集成電路工藝相兼容。模擬集成電路設(shè)計(jì)可劃分為假設(shè)干階段〔如下圖〕目前模擬IC開(kāi)展的趨勢(shì)包括：(1)嵌入式模擬IC和高性能模擬IC。(2)采用標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)制造ADC、DAC、RF電路等典型模擬電路和混合信號(hào)電路已經(jīng)成為業(yè)內(nèi)熱點(diǎn)?！?〕CMOS工藝設(shè)計(jì)模擬IC的工作難度，高于設(shè)計(jì)數(shù)字IC和混合信號(hào)IC?！?〕混合信號(hào)〔MixedSignal〕IC。數(shù)字、模擬電路的混合信號(hào)IC設(shè)計(jì)成為ASIC/SoC設(shè)計(jì)中常常需要的技術(shù)，尤其是通信領(lǐng)域混合信號(hào)IC設(shè)計(jì)方法也由原來(lái)的功能設(shè)計(jì)向功能組裝的方向開(kāi)展。3.4射頻IC設(shè)計(jì)

射頻/微波集成電路，是在半絕緣半導(dǎo)體襯底上用一系列的半導(dǎo)體工藝方法制備出無(wú)源器件〔如電容、電感〕和有源元器件〔如雙極晶體管、MOS晶體管〕，并連接起來(lái)構(gòu)成應(yīng)用于微波〔甚至毫米波〕頻段的功能電路。其特點(diǎn)是將PCB板的分立元件集成在微小的芯片之中，這樣縮小了電路的體積，降低了電路本錢，提高了電路的可靠性，且其工作頻率較高，容易實(shí)現(xiàn)寬頻帶和大信息的傳送。射頻/微波集成電路設(shè)計(jì)需要的多學(xué)科的相關(guān)知識(shí)，處于新興的學(xué)科前沿，其與各學(xué)科的關(guān)系可以用圖3-11來(lái)表示：射頻集成電路本身不同于常規(guī)的數(shù)字和模擬集成電路，其設(shè)計(jì)流程如圖3-12所示，射頻集成電路設(shè)計(jì)流程包括：〔1〕首先要有一個(gè)根本的電路設(shè)計(jì)的構(gòu)架，即電路的根本拓?fù)浣Y(jié)構(gòu)?！?〕然后將電路結(jié)構(gòu)分別導(dǎo)入Cadence和ADS中進(jìn)行射頻相關(guān)的各種參數(shù)的模擬分析，尤其是其中的關(guān)鍵的阻抗參數(shù)、S參數(shù)和噪聲特性。在分析中利用Cadence在時(shí)域模擬的優(yōu)點(diǎn)與ADS在頻域分析的長(zhǎng)處，共同得到優(yōu)化的電路及其具體的元件參數(shù)，在電路仿真中必須考慮封裝所能引入的引線、壓焊點(diǎn)的模型?！?〕仿真中所采用的工藝元件及工藝庫(kù)模型必需考慮射頻電路的特點(diǎn)，直接采用一些公司提供的SPICE模型模擬電路會(huì)影響電路模擬的準(zhǔn)確性，并且注意工藝庫(kù)必需隨工藝線的提供及時(shí)更新。(4)利用芯片代工加工方便Cadence的幅員工具，將電路轉(zhuǎn)化為幅員，并設(shè)計(jì)相應(yīng)的參數(shù)化單元。在幅員設(shè)計(jì)中，必須考慮射頻電路的特點(diǎn)，特別關(guān)注射頻信號(hào)的通路?！?〕完成幅員后，對(duì)其進(jìn)行設(shè)計(jì)規(guī)那么等的驗(yàn)證，在幅員中進(jìn)行寄生參數(shù)提取，并將提取的參數(shù)進(jìn)行再仿真。由于所取的參數(shù)可以同時(shí)用于Cadence和ADS，可以同時(shí)在兩種工具上對(duì)電路再仿真〔即后仿真〕。(6)最后，將再次優(yōu)化的電路生成幅員并經(jīng)驗(yàn)證后生成幅員GDSII文件交付Foundry投片。該流程綜合了模擬電路的設(shè)計(jì)方法，其中，增加了與射頻相關(guān)的ADS相驗(yàn)證的模擬，是將Cadence與ADS的優(yōu)勢(shì)相互結(jié)合。因此，可以有效提高設(shè)計(jì)的準(zhǔn)確性。

3.5IC設(shè)計(jì)與EDA工具

EDA〔ElectronicDesignAutomation〕工程是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開(kāi)發(fā)環(huán)境，以電子化系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)設(shè)計(jì)過(guò)程，包括IC設(shè)計(jì)自動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、PCB設(shè)計(jì)自動(dòng)化、功能仿真、故障測(cè)試、形式驗(yàn)證自動(dòng)化等，不包含電子產(chǎn)品生產(chǎn)自動(dòng)化，其相應(yīng)產(chǎn)品化的工具是信息產(chǎn)業(yè)的重要根底〔如圖3-13所示〕。EDA工程學(xué)科，是近幾年迅速開(kāi)展起來(lái)的計(jì)算機(jī)軟/硬件和微電子學(xué)交叉的現(xiàn)代電子設(shè)計(jì)學(xué)科，涉及到計(jì)算機(jī)操作系統(tǒng)、數(shù)據(jù)庫(kù)、編譯原理、計(jì)算數(shù)學(xué)、人工智能、電路理論、微電子集成電路設(shè)計(jì)等領(lǐng)域，是信息產(chǎn)業(yè)開(kāi)展的核心技術(shù)之一。集成電路產(chǎn)業(yè)是以市場(chǎng)、設(shè)計(jì)、制造和應(yīng)用為主要環(huán)節(jié)的系統(tǒng)工程，設(shè)計(jì)是連接市場(chǎng)和制造之間的橋梁，是集成電路產(chǎn)品開(kāi)發(fā)的入口，成功的產(chǎn)品來(lái)源于成功的設(shè)計(jì)，成功的設(shè)計(jì)取決于優(yōu)秀的EDA設(shè)計(jì)工具。IC設(shè)計(jì)的EDA軟件工具開(kāi)展過(guò)程包括：〔1〕第一代：在集成電路產(chǎn)業(yè)開(kāi)展初期20世紀(jì)70年代，隨著中小規(guī)模集成電路的開(kāi)發(fā)應(yīng)用，用傳統(tǒng)的手工制圖的方式設(shè)計(jì)PCB和集成電路已無(wú)法滿足設(shè)計(jì)精度和效率的要求。因此，工程師開(kāi)始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)〔CAD：ComputerAidedDesign〕，以便解脫繁雜的幅員設(shè)計(jì)工作，這就誕生了第一代EDA工具。這個(gè)階段的特征是采用小型計(jì)算機(jī)，主要針對(duì)物理級(jí)的設(shè)計(jì)，軟件功能為交互圖形編輯和設(shè)計(jì)規(guī)那么檢查，集成電路設(shè)計(jì)附屬于半導(dǎo)體工業(yè)。這樣的CAD系統(tǒng)為IC設(shè)計(jì)師提供方便的幅員編輯、設(shè)計(jì)驗(yàn)證和數(shù)據(jù)轉(zhuǎn)換等功能，如以Computer-vision為代表的CAD系統(tǒng)，支持幅員圖形編輯及PCB繪圖?！?〕第二代：20世紀(jì)80年代為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的需要，出現(xiàn)了以計(jì)算機(jī)仿真和自動(dòng)步線為核心技術(shù)的第二代EDA工具，產(chǎn)生了計(jì)算機(jī)輔助制造〔CAM：ComputerAidedManufacturing〕、計(jì)算機(jī)輔助測(cè)試〔CAT：ComputerAidedTest〕和計(jì)算機(jī)輔助工具〔CAE：ComputerAidedEbgineering〕等概念。為設(shè)計(jì)師提供了方便的原理圖編輯、仿真和物理幅員的布圖和驗(yàn)證功能，如以Applicon、Calma、CV為代表的幅員編輯和DRC，以Mentor、Daisy、Valid為代表的CAD系統(tǒng)，從原理圖輸入、模擬、分析、到自動(dòng)布圖及驗(yàn)證的全過(guò)程支持?！?〕第三代：20世紀(jì)90年代出現(xiàn)了以HDL高級(jí)語(yǔ)言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的第三代EDA工具，極大地提高了系統(tǒng)設(shè)計(jì)的效率，使廣闊的電子設(shè)計(jì)工程師開(kāi)始實(shí)現(xiàn)“概念驅(qū)開(kāi)工程”的夢(mèng)想。設(shè)計(jì)師擺脫了大量的具體設(shè)計(jì)工作，而將精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而大大提高了設(shè)計(jì)效率，縮短了產(chǎn)品的研制周期，如以Cadence、Synopsys、Avanti、Mentor、Viewlogic等為代表的EDA系統(tǒng)，對(duì)IC設(shè)計(jì)的整個(gè)流程提供支持，甚至包括系統(tǒng)級(jí)的設(shè)計(jì)工具?！?〕第四代：目前正在緊鑼密鼓地進(jìn)行。由于集成電路的工藝水平已經(jīng)進(jìn)入超深亞微米〔<0.25微米〕，在0.8微米工藝以下，連線延遲已占總延遲的70％，因而計(jì)算工作量要比微米及亞微米增大。設(shè)計(jì)工具改進(jìn)所增加的設(shè)計(jì)能力必須超過(guò)工藝增長(zhǎng)速度，才能適應(yīng)工藝的快速開(kāi)展，正在研制面向VDSM+SoC的新一代EDA系統(tǒng)。在利用EDA工具進(jìn)行IC設(shè)計(jì)時(shí)，首先需要解決的問(wèn)題是利用適當(dāng)?shù)姆绞矫枋鱿到y(tǒng)的功能，并輸入到計(jì)算機(jī)中，以便計(jì)算機(jī)進(jìn)行識(shí)別，然后，根據(jù)設(shè)計(jì)約束進(jìn)行相關(guān)的自動(dòng)設(shè)計(jì)。這種描述硬件功能的方式就是硬件描述語(yǔ)言〔HDL：HardwareDesccription〕，可分為文字語(yǔ)言〔WordHDL〕和圖形語(yǔ)言〔GraphicHDl〕。圖形語(yǔ)言即廣泛使用的邏輯電路圖和狀態(tài)流程圖，是為廣闊IC設(shè)計(jì)人員所熟悉的描述方法。在現(xiàn)有的EDA工具中，兩種描述方法均可采用。比較而言，計(jì)算機(jī)對(duì)于圖形語(yǔ)言的識(shí)別比較困難，同時(shí)，圖形描述難以抽象，很難清晰描述不同層次的IC系統(tǒng)。而由文字符號(hào)構(gòu)成的形式語(yǔ)言，已在計(jì)算機(jī)系統(tǒng)中廣泛應(yīng)用，相應(yīng)的編譯技術(shù)十分成熟，計(jì)算機(jī)執(zhí)行這種文字符號(hào)組成的形式語(yǔ)言程序具有很高的工作效率。因此，在EDA工具中，文字描述語(yǔ)言應(yīng)用得最為普遍。一般地，硬件描述語(yǔ)言HDL都是指文字硬件描述語(yǔ)言WHDL。EDA工具的集成設(shè)計(jì)環(huán)境是指運(yùn)用各種EDA工具，按設(shè)計(jì)流程進(jìn)行進(jìn)行工程設(shè)計(jì)的環(huán)境。由于各個(gè)EDA工具開(kāi)發(fā)商在不同的設(shè)計(jì)環(huán)節(jié)有不同的特長(zhǎng)，其EDA工具也具有不同的特色，如Synopsys公司的邏輯綜合工具DC，邏輯綜合效率高，占用資源少，以及邏輯仿真工具VCS，時(shí)序仿真較精確，設(shè)計(jì)工程能工作于較高的工作頻率，在業(yè)界享有盛名；Candence公司的EDA工具長(zhǎng)于模擬IC設(shè)計(jì)，Verilog語(yǔ)言仿真工具Verilog-XL功能和性能也相當(dāng)不錯(cuò)，Mentor公司的EDA工具長(zhǎng)于幅員設(shè)計(jì)和后端驗(yàn)證。由于EDA處理算法復(fù)雜，需要高性能的計(jì)算支持，目前多數(shù)大型EDA工具都運(yùn)行在Unix平臺(tái)上，包括IBMAIX、HPHP-UX、SunSolaris和Linux等；為降低EDA費(fèi)用，在Windows平臺(tái)上單機(jī)可運(yùn)行的EDA工具也越來(lái)越多，如Workview和ModelSim等。EDA軟件作為大型、復(fù)雜的軟件系統(tǒng)，主要采用C、C++和Java等語(yǔ)言在Unix或Linux平臺(tái)上開(kāi)發(fā)，是一個(gè)高投入、高風(fēng)險(xiǎn)和專利門檻較高的產(chǎn)品，根本由幾家大的公司壟斷，后來(lái)者很難進(jìn)入，我國(guó)在這方面差距較大。選擇優(yōu)秀、適用的EDA工具，構(gòu)成適宜的EDA工程集成設(shè)計(jì)環(huán)境，是工程開(kāi)發(fā)工程師的首要任務(wù)之一。選擇優(yōu)秀的EDA工具有以下幾個(gè)約束條件：〔1〕EDA工具的使用授權(quán)限制?！?〕設(shè)計(jì)語(yǔ)言、設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)格式的兼容問(wèn)題?！?〕EDA工具與計(jì)算機(jī)和操作系統(tǒng)的兼容問(wèn)題?！?〕是否具有IDE環(huán)境，工具界面是否友好等。〔5〕設(shè)計(jì)工程的實(shí)際需要限制。3.6VerilogHDL設(shè)計(jì)簡(jiǎn)介

硬件描述語(yǔ)言有多種，自20世紀(jì)80年代后期起，逐步開(kāi)始推廣使用。應(yīng)用比較普遍的有：美國(guó)國(guó)防部提出的VHDL、Candence公司開(kāi)發(fā)的Verilog、MentorGraphics公司開(kāi)發(fā)的BLM和DATAI/O公司的ABEL等，目前已成為國(guó)際標(biāo)準(zhǔn)的硬件描述語(yǔ)言只有VHDL和Verilog兩種。VHDL的英文全稱是VeryhighspeedintegratedcircuitHardwareDescriptionLanguage，即超高速集成電路硬件描述語(yǔ)言，是美國(guó)國(guó)防部為支持超高速電路〔VHSIC：VeryHighSpeedIntegratedCircuit〕設(shè)計(jì)工程的研發(fā)于20世紀(jì)80年代初提出的，采用ADA語(yǔ)言的語(yǔ)法，其目的是為了在各個(gè)開(kāi)發(fā)商之間統(tǒng)一設(shè)計(jì)標(biāo)準(zhǔn)，便于資源共享。1986年，IEEE標(biāo)準(zhǔn)化組織開(kāi)始審訂VHDL，并于1987年12月通過(guò)了標(biāo)準(zhǔn)審查，宣布實(shí)施，即IEEESTD1076-1987。1993年又對(duì)VHDL做了進(jìn)一步修訂，形成了新的標(biāo)準(zhǔn)，即1076-1993，目前多數(shù)VHDL設(shè)計(jì)采用此標(biāo)準(zhǔn)。VeirlogHDL最初由GatewayDesignAutomation〔GDA〕公司的PhilMoorby首創(chuàng)，采用C語(yǔ)言的語(yǔ)法，1989年Candence收購(gòu)了GDA公司，VerilogHDL遂成為Candence公司EDA工具的硬件描述語(yǔ)言。1995年，VerilogHDL成為IEEE的標(biāo)準(zhǔn)，即VerilogHDL1364-1995，正式成為一種IC開(kāi)發(fā)的商用硬件描述語(yǔ)言。為了改進(jìn)設(shè)計(jì)的準(zhǔn)確性以滿足VDSM設(shè)計(jì)的需要，Verilog1364-2001增加了系統(tǒng)級(jí)建模的功能，提高了ASIC時(shí)序準(zhǔn)確性，對(duì)VerilogPLI進(jìn)行改進(jìn)后，可以提供更強(qiáng)的模擬控制功能，同時(shí)提高了交互性能。中國(guó)國(guó)家質(zhì)量技術(shù)監(jiān)督局于2001年4月9日發(fā)布了“中華人民共和國(guó)國(guó)家標(biāo)準(zhǔn)GB/T18349-2001：集成電路/計(jì)算機(jī)硬件描述語(yǔ)言Verilog，英文名：IntegratedCircuit/ComputerHardwareDescriptionLanguageVerilog”，并于2001年10月1日正式實(shí)施。該標(biāo)準(zhǔn)等同于IEEESTD1364-1995，旨在將Verilog作為硬件描述語(yǔ)言的完整國(guó)家標(biāo)準(zhǔn)VHDL和VerilogHDL都支持從行為級(jí)到門級(jí)的系統(tǒng)描述，適合于IC系統(tǒng)自頂向下的層次化設(shè)計(jì)。目前，硬件描述語(yǔ)言正在向模擬電路和混合信號(hào)設(shè)計(jì)的方向開(kāi)展。由于Verilog語(yǔ)言采用C語(yǔ)言的語(yǔ)法，充分保存了C語(yǔ)言簡(jiǎn)潔、高效和靈活的編程風(fēng)格，因而在數(shù)字IC設(shè)計(jì)者和高等院校的教學(xué)中占有絕對(duì)的多數(shù)。Verilog語(yǔ)言的最大特點(diǎn)是易學(xué)易用，如果具有一些C語(yǔ)言的編程經(jīng)驗(yàn)，可以在較短的時(shí)間內(nèi)學(xué)習(xí)和掌握Verilog語(yǔ)言，容易獲得IC設(shè)計(jì)的實(shí)際經(jīng)驗(yàn)。與之相比，VHDL的學(xué)習(xí)要困難得多，很難在較短的時(shí)間內(nèi)真正掌握，而在似懂非懂的前提下進(jìn)行實(shí)際電路的設(shè)計(jì)，對(duì)培養(yǎng)良好的設(shè)計(jì)風(fēng)格反而會(huì)產(chǎn)生不利的影響。目前，Verilog語(yǔ)言在實(shí)際工程應(yīng)用中主要是進(jìn)行RTL級(jí)的設(shè)計(jì)，以及相應(yīng)的測(cè)試腳本〔TestBench〕設(shè)計(jì)。Verilog語(yǔ)言中多數(shù)語(yǔ)句是不可綜合的，主要用于設(shè)計(jì)靈活的TestBench。一般地，一個(gè)典型的、可綜合VerilogRTL設(shè)計(jì)主要內(nèi)容包括：例化模塊〔Instantiationmodules〕，包括IP核。常用的數(shù)字元件，如比較器〔Comparator，Verilog比較語(yǔ)句生成〕、多路復(fù)用器〔Mux，VerilogIf-else-end語(yǔ)句生成〕、多路輸出選擇器〔Demux〕、編/解碼器〔Coder/Decoder〕等。I/O信號(hào)、存放器〔Reg〕信號(hào)和線〔Wire〕信號(hào)定義。信號(hào)的與、或、非、移位等算術(shù)、邏輯或布爾運(yùn)算。信號(hào)的阻塞賦值和非阻塞賦值。敏感信號(hào)列表等。RTL編碼類似于軟件開(kāi)發(fā)，通常使用的軟件工程指導(dǎo)原那么在RTL編碼時(shí)也適用，其根本的編碼原那么要求RTL代碼簡(jiǎn)單、結(jié)構(gòu)化和規(guī)那么化，這樣的代碼也易于綜合、復(fù)用和驗(yàn)證，下面給出一些根本的指導(dǎo)原那么，這些原那么僅僅作為參考,每個(gè)設(shè)計(jì)團(tuán)隊(duì)?wèi)?yīng)該根據(jù)具體的設(shè)計(jì)環(huán)境、工具和產(chǎn)品的標(biāo)準(zhǔn)，制訂自己的指導(dǎo)原那么?！?〕命名習(xí)慣設(shè)計(jì)階段的最開(kāi)始應(yīng)該制定一個(gè)統(tǒng)一的和合理的命名習(xí)慣，并由整個(gè)團(tuán)隊(duì)共同堅(jiān)持.〔2〕RTL編碼的一般指導(dǎo)原那么l使用簡(jiǎn)單結(jié)構(gòu)和時(shí)鐘方案。代碼的結(jié)構(gòu)應(yīng)該一致，規(guī)劃的劃分方案使各模塊規(guī)模大致相等，以實(shí)現(xiàn)一致性。設(shè)計(jì)的劃分應(yīng)該使一個(gè)單獨(dú)模塊中的所有邏輯使用同一個(gè)時(shí)鐘或復(fù)位信號(hào)。l應(yīng)該使用行首縮進(jìn)以提高RTL代碼的可讀性。同時(shí)，為使行不致太長(zhǎng)，縮進(jìn)應(yīng)該小，通常為2~3個(gè)空格。應(yīng)該防止使用Tab鍵，因?yàn)門ab鍵在不同的文本編輯器中會(huì)引起文本錯(cuò)位?！?〕可綜合的RTL開(kāi)發(fā)可綜合性是指RTL代碼設(shè)計(jì)符合綜合工具的可綜合標(biāo)準(zhǔn)，RTL代碼和綜合后網(wǎng)表的功能與設(shè)計(jì)意圖一致。RTL的目標(biāo)是通過(guò)綜合〔Synthesize〕生成設(shè)計(jì)，每一個(gè)綜合工具對(duì)Verilog結(jié)構(gòu)都有它獨(dú)特的口味，這些結(jié)構(gòu)使綜合過(guò)程有效，也簡(jiǎn)化了綜合后的分析。除上面給出的一般VerilogRTL編碼原那么外，VerilogRTL的開(kāi)發(fā)應(yīng)該面向綜合。綜合工具通常會(huì)以某種方式解釋RTL代碼，確定它意味著何種類型的邏輯。由于綜合過(guò)程本身要花費(fèi)很長(zhǎng)時(shí)間，因此，靜態(tài)語(yǔ)法檢查工具Lint可以在綜合前瀏覽RTL代碼，指出綜合時(shí)可能會(huì)遇到的語(yǔ)法問(wèn)題和錯(cuò)誤，是按照Linux/Unix軟件編程工具Glint和Clint的方式命名的。竭力推薦設(shè)計(jì)者將Lint過(guò)濾過(guò)程參加到設(shè)計(jì)流程中，如在makefile中，此過(guò)程會(huì)早期發(fā)現(xiàn)許多設(shè)計(jì)錯(cuò)誤和違反代碼風(fēng)格的地方，迫使工程師在綜合前必須先檢查RTL編碼。3.7可測(cè)性設(shè)計(jì)

3.7.1可測(cè)性根底3.7.2可測(cè)性結(jié)構(gòu)設(shè)計(jì)JTAG接口3.7.1可測(cè)性根底據(jù)近年來(lái)的統(tǒng)計(jì)，對(duì)IC設(shè)計(jì)進(jìn)行測(cè)試與驗(yàn)證所花的時(shí)間占到了整個(gè)設(shè)計(jì)過(guò)程的70%左右。IC產(chǎn)品在生產(chǎn)完成之后，還要進(jìn)行測(cè)試，以判斷產(chǎn)品的功能和性能是否合格。IC的測(cè)試包括以下幾類：〔1〕芯片生產(chǎn)后測(cè)試?！?〕芯片封裝后進(jìn)行電路測(cè)試?！?〕IC裝上PCB后測(cè)試?！?〕系統(tǒng)成套完成后測(cè)試?！?〕在使用現(xiàn)場(chǎng)測(cè)試。如果IC產(chǎn)生故障，在不同的場(chǎng)合檢測(cè)并排除故障，其測(cè)試本錢的開(kāi)銷相差巨大。根據(jù)有關(guān)統(tǒng)計(jì)資料說(shuō)明，同樣的產(chǎn)品，如果以芯片生產(chǎn)后的檢測(cè)本錢為$1計(jì)，那么封裝后的電路檢測(cè)本錢為$10，PCB上完成檢測(cè)的本錢為$100，在系統(tǒng)上完成需要$1000，而在現(xiàn)場(chǎng)完成同樣的工作高達(dá)$104?？梢?jiàn)，在集成電路生產(chǎn)和使用過(guò)程中，盡可能早地發(fā)現(xiàn)產(chǎn)品的故障，對(duì)降低生產(chǎn)本錢和使用本錢具有重大的意義。通常，將芯片生產(chǎn)后的測(cè)試和封裝完成后的電路檢測(cè)稱為工廠測(cè)試，由IC制造商完成。芯片封裝完成后的電路測(cè)試及以后各階段的成品和半成品測(cè)試由用戶完成。IC的測(cè)試通常在測(cè)試設(shè)備上進(jìn)行，將被測(cè)IC放在測(cè)試儀器上，測(cè)試設(shè)備根據(jù)需要產(chǎn)生一系列測(cè)試輸入信號(hào)，加到輸入端，在電路的輸出端獲得輸出信號(hào)，將測(cè)試的實(shí)際輸出與預(yù)期輸出比較，如果兩者相等，說(shuō)明測(cè)試通過(guò)；否那么，說(shuō)明測(cè)試失敗。在理想情況下，測(cè)試通過(guò)，證明產(chǎn)品是合格的；否那么，該產(chǎn)品不合格。測(cè)試結(jié)果的可靠性取決于測(cè)試信號(hào)的正確性和完整性。測(cè)試用的輸入信號(hào)稱為測(cè)試矢量信號(hào)或測(cè)試碼。測(cè)試碼的產(chǎn)生方法稱為測(cè)試碼生成，測(cè)試碼可以由人工生成，也可以由計(jì)算機(jī)自動(dòng)生成，然而對(duì)于復(fù)雜的大規(guī)模IC，測(cè)試碼的生成是一項(xiàng)耗時(shí)而又煩瑣的工作。對(duì)于具有n個(gè)輸入的IC組合電路，每一個(gè)測(cè)試矢量可以唯一決定一個(gè)無(wú)故障輸出，因而每個(gè)測(cè)試矢量都可以是一個(gè)測(cè)試。n個(gè)輸入的電路，最多有2n個(gè)測(cè)試矢量。對(duì)于一個(gè)具有n個(gè)并且在電路內(nèi)具有m個(gè)存放器的IC電路，最多有2n+m個(gè)測(cè)試矢量。很明顯，當(dāng)電路規(guī)模較大時(shí)，測(cè)試碼的數(shù)目將過(guò)于龐大，使得測(cè)試實(shí)際上不可能進(jìn)行。1966年，J.P.Roth提出了一個(gè)組合電路測(cè)試生成的完全算法，稱為D算法。D算法從理論上首先解決了組合電路的測(cè)試生成問(wèn)題，即任何一個(gè)組合電路中任意單故障都可以采用D算法找到檢測(cè)該故障的測(cè)試碼。D算法是一種完備的、便于計(jì)算機(jī)實(shí)現(xiàn)的算法。隨后，許多學(xué)者對(duì)D算法進(jìn)行了改進(jìn)，以克服D算法對(duì)解空間盲目搜索的缺點(diǎn)。1982年，P.Goel提出的PODEN算法和1983年H.Fajiwara、T.Shimono提出的面向扇出的FAN算法都是較好的改進(jìn)算法，已經(jīng)能夠解決幾千門組合電路的自動(dòng)測(cè)試生成問(wèn)題。上述算法都屬于啟發(fā)式方法。還有一類方法是F.F.Sellers等提出的布爾差分法，以及隨機(jī)產(chǎn)生法等。相比之下，時(shí)序電路測(cè)試生成的研究進(jìn)展比較緩慢。20世紀(jì)80年代后期以來(lái)，時(shí)序電路的測(cè)試生成取得了一些進(jìn)展，較著名算法的有ESSENTIAL算法等。當(dāng)一個(gè)IC系統(tǒng)設(shè)計(jì)完成后，需要對(duì)其進(jìn)行功能仿真和驗(yàn)證。在仿真時(shí)，需要對(duì)被測(cè)系統(tǒng)的輸入端施加一系列測(cè)試碼，測(cè)試碼的設(shè)計(jì)應(yīng)以最小的測(cè)試碼集合以獲得最高的故障覆蓋率。故障覆蓋率是在測(cè)試碼生成之后檢驗(yàn)其正確性的指標(biāo)，其值為：假設(shè)故障率到達(dá)95%以上，即可認(rèn)為該測(cè)試碼已到達(dá)要求。隨著IC系統(tǒng)的日益復(fù)雜，集成規(guī)模日趨龐大，測(cè)試生成處理開(kāi)銷巨大。此外，與IC的內(nèi)部接點(diǎn)相比，I/O引腳要少得多，根本無(wú)法將所有需要鼓勵(lì)和觀察的節(jié)點(diǎn)全部引出。很明顯，如果只考慮改進(jìn)測(cè)試方法，測(cè)試問(wèn)題將成為十分困難的問(wèn)題，遠(yuǎn)不能適應(yīng)電路集成度增長(zhǎng)的開(kāi)展要求。積極的方法是在電路設(shè)計(jì)階段就考慮電路的測(cè)試問(wèn)題，即在設(shè)計(jì)電路邏輯功能的同時(shí)，為今后能夠進(jìn)行高效的測(cè)試提供方便，這就是可測(cè)性設(shè)計(jì)。圖3-15表示了測(cè)試開(kāi)銷與芯片集成規(guī)模之間的關(guān)系，圖中曲線UD表示無(wú)約束設(shè)計(jì)，直線HD表示可測(cè)性設(shè)計(jì)。普通設(shè)計(jì)方法中，測(cè)試開(kāi)銷將隨著IC電路規(guī)模的增大呈指數(shù)規(guī)律上升，以至當(dāng)電路規(guī)模大于某種程度時(shí)，測(cè)試事實(shí)上將成為不可能。采用可測(cè)性設(shè)計(jì)后，測(cè)試開(kāi)銷與集成規(guī)模呈線性增長(zhǎng)關(guān)系。因此，對(duì)于VLSIIC設(shè)計(jì)，可測(cè)性設(shè)計(jì)是必不可少的。在可測(cè)性設(shè)計(jì)中，需要解決的另一個(gè)問(wèn)題是如何評(píng)估一個(gè)設(shè)計(jì)完成的電路的測(cè)試難易程度，即可測(cè)性分析?？蓽y(cè)性分析是對(duì)一個(gè)設(shè)計(jì)完成的電路或待測(cè)電路不進(jìn)行故障模擬就能定量地估計(jì)其測(cè)試難易程度的一類方法，包括以下三方面的內(nèi)容:〔1〕可控制性〔Controllability〕：通過(guò)電路的原始輸入向電路中的某個(gè)節(jié)點(diǎn)賦規(guī)定值〔0或1〕難易程度的度量?！?〕可觀察性〔Observability〕：通過(guò)電路的輸出了解電路中某個(gè)節(jié)點(diǎn)值的難易程度?！?〕可測(cè)性〔testability〕：可控制性和可觀察性的結(jié)合，是電路中故障檢測(cè)難易程度的度量。可測(cè)性分析是對(duì)可控制性、可觀察性和可測(cè)性的定量分析，其計(jì)算復(fù)雜度不應(yīng)高于測(cè)試生成復(fù)雜性，否那么就失去了實(shí)際價(jià)值。此外，可測(cè)性分析的結(jié)果應(yīng)具有足夠的精確性，即通過(guò)可測(cè)性分析獲得的結(jié)果，應(yīng)能真實(shí)反映電路中故障檢測(cè)的難易程度。目前存在多種可測(cè)性分析算法，如基于傳遞因子法的TEMS算法、CAMELOT算法；基于本錢分析法的TEST/80算法、SCOAP算法等；以及基于信號(hào)概率法的PREDICT算法、STAFAN算法等。

引發(fā)IC發(fā)生故障的原因千差萬(wàn)別，故障的形式多種多樣。為了便于分析和判斷故障，需要將故障的特征進(jìn)行抽象和分類，將在某一層次呈現(xiàn)同樣效果的故障歸并成一類，并使用同一種描述方法，這種故障描述方式稱為故障模型。故障模型應(yīng)具備精確性和易處理性兩個(gè)特點(diǎn)，以便準(zhǔn)確地反映某一類故障對(duì)電路和系統(tǒng)的影響，并進(jìn)行各種運(yùn)算處理。按照系統(tǒng)構(gòu)成的不同層次，可以建立不同層次的故障模型，如功能塊故障模型、邏輯門級(jí)故障模型和晶體管級(jí)故障模型，其中邏輯門級(jí)故障是一類主要的故障，可分為以下幾類：〔1〕固定故障〔Stuck-atFault〕：最常見(jiàn)的邏輯故障，指電路中某個(gè)信號(hào)線〔輸入/輸出〕的邏輯電平固定不變，可分為單固定故障和雙固定故障。〔2〕橋接故障〔BridgingFault〕：兩根或者多根信號(hào)線連接在一起而引起的電路發(fā)生的故障稱為橋接故障。橋接故障有明顯的規(guī)律性，即在搭線處實(shí)現(xiàn)線邏輯，正邏輯時(shí)實(shí)現(xiàn)的是線與功能，負(fù)邏輯時(shí)實(shí)現(xiàn)的是線或功能?！?〕固定開(kāi)路故障〔Stuck-openFault〕：是CMOS電路特有的一種故障，與固定故障不同，固定故障將故障門作為組合電路處理，而固定開(kāi)路故障具有時(shí)序電路的特征?！?〕時(shí)滯故障〔DelayFault〕：固定故障和橋接故障是一種靜態(tài)故障，而時(shí)滯故障是一種動(dòng)態(tài)故障，這種故障在低頻時(shí)工作時(shí)正常，隨著信號(hào)頻率的提高，元件的延遲時(shí)間有可能超過(guò)規(guī)定的值，從而導(dǎo)致時(shí)序配合上的錯(cuò)誤，使電路的功能出錯(cuò)，這種故障稱為時(shí)滯故障?！?〕冗余故障〔RoundanceFault〕：除了上述故障外，還有一類故障，要么它是不可激活的，要么是無(wú)法檢測(cè)出來(lái)的，這類故障稱為冗余故障。這種故障的特點(diǎn)是通常不影響電路的邏輯功能。故障模擬是測(cè)試生成中不可缺少的輔助工具，是指在輸入矢量中插入故障，應(yīng)用故障模擬算法，測(cè)試輸入矢量的故障覆蓋率。如果故障覆蓋率到達(dá)要求，那么所用的輸入矢量作為故障字典，供測(cè)試時(shí)使用。常用的故障模擬方法包括：〔1〕并行故障模擬：指計(jì)算機(jī)的字長(zhǎng)有幾位，那么充分利用計(jì)算機(jī)字長(zhǎng)的每一位對(duì)幾個(gè)輸入組合并進(jìn)行模擬，然后，根據(jù)電路的正常狀態(tài)和故障狀態(tài)的輸出值，判斷哪一組輸入為測(cè)試該故障的測(cè)試碼?！?〕演繹故障模擬：對(duì)電路的故障進(jìn)行演繹運(yùn)算，求出可以測(cè)試故障的一種測(cè)試方法。演繹故障模擬法從電路原始輸入端上的故障表開(kāi)始演繹運(yùn)算，直到求出該電路的原始輸出端的故障表，一次就可以計(jì)算出該測(cè)試碼能夠檢測(cè)的全部故障。這一過(guò)程可以利用故障表傳播原理完成?！?〕同時(shí)故障模擬：與演繹故障模擬的根本思想是一致的，都使用了故障表的傳播，但在這一方法中，故障電路和正常電路同時(shí)處理，因此，稱為同時(shí)故障模擬。在同時(shí)故障模擬中，用模擬代替了集合運(yùn)算，從而減少了運(yùn)算量。3.7.2可測(cè)性結(jié)構(gòu)設(shè)計(jì)

測(cè)試碼自動(dòng)生成需要復(fù)雜的計(jì)算，在大規(guī)模IC中，往往包含有大量的時(shí)序電路和存放器，使得測(cè)試碼生成問(wèn)題更為復(fù)雜。因此，只在測(cè)試碼生成方法上進(jìn)行研究，不能適應(yīng)IC技術(shù)的開(kāi)展。采用可測(cè)性設(shè)計(jì)〔DFT：DesignforTest〕是一個(gè)積極而又具有良好前景的開(kāi)展方向。所謂可測(cè)性設(shè)計(jì)，就是在IC設(shè)計(jì)階段就考慮電路的可測(cè)性，使設(shè)計(jì)得到的系統(tǒng)容易被測(cè)試，容易找到測(cè)試碼。可測(cè)性設(shè)計(jì)的主要目的不是FunctionalTesting，而是ManufacturingTesting，驗(yàn)證IC內(nèi)部的電路結(jié)構(gòu)是否有制造缺陷。采用可測(cè)性的設(shè)計(jì)方法可以給測(cè)試工作帶來(lái)很多益處，如減少測(cè)試時(shí)間、簡(jiǎn)化測(cè)試過(guò)程和提高故障覆蓋率等。在可測(cè)性設(shè)計(jì)中，應(yīng)注意以下幾個(gè)問(wèn)題：〔1〕測(cè)試矢量盡可能少。〔2〕容易生成測(cè)試矢量。〔3〕測(cè)試碼生成時(shí)間少。〔4〕對(duì)其它電路的影響最小。可測(cè)性設(shè)計(jì)的理論根底是可控制性和可觀察性。對(duì)于測(cè)試而言，可控制性就是使得IC中各節(jié)點(diǎn)的電平值易于被外部信號(hào)控制，以便能夠方便地對(duì)故障敏化?？捎^察性就是能夠方便地從外部輸出端口觀察內(nèi)部故障的情況。換言之，要使內(nèi)部故障能夠傳播到輸出端。對(duì)于時(shí)序電路來(lái)說(shuō)，如果能夠方便地控制和觀察IC內(nèi)部存儲(chǔ)元件的狀態(tài)，那么時(shí)序電路測(cè)試生成所面臨的問(wèn)題是處理組合電路，從而從根本上減輕測(cè)試生成的負(fù)擔(dān)。目前主要采用四種方法：〔1〕專門測(cè)試設(shè)計(jì)專門測(cè)試設(shè)計(jì)〔Ad-hocTesting〕是針對(duì)某一特定電路對(duì)其進(jìn)行修改，以便進(jìn)行測(cè)試。常用方法包括大型時(shí)序電路的分塊方法、增加測(cè)試點(diǎn)、參加多路選擇器和提供狀態(tài)復(fù)位等。一般地說(shuō)，專門測(cè)試設(shè)計(jì)技術(shù)是設(shè)計(jì)者常年設(shè)計(jì)積累的設(shè)計(jì)技巧，對(duì)于解決復(fù)雜電路的測(cè)試是相當(dāng)有效的。

〔2〕掃描測(cè)試技術(shù)掃描〔Scan〕測(cè)試技術(shù)是可測(cè)性設(shè)計(jì)的一種方法，可應(yīng)用于任何規(guī)那么的IC，掃描設(shè)計(jì)能夠提供較高質(zhì)量的測(cè)試碼，使測(cè)試設(shè)計(jì)過(guò)程自動(dòng)化，并全面縮短測(cè)試運(yùn)行時(shí)間。為了充分利用掃描設(shè)計(jì)技術(shù)的潛力，在設(shè)計(jì)時(shí)必須嚴(yán)格遵守可測(cè)性設(shè)計(jì)規(guī)那么。此外，掃描測(cè)試技術(shù)需要額外的硬件開(kāi)銷，即插入掃描存放器鏈。在掃描設(shè)計(jì)中，應(yīng)用最廣泛的是由IBM公司首創(chuàng)的電平敏感掃描設(shè)計(jì)，有兩個(gè)根本原那么：第一，電路是電平敏感的，采用電平觸發(fā)代替邊沿觸發(fā)，可以克服競(jìng)爭(zhēng)問(wèn)題；第二，所有的存放器都可以轉(zhuǎn)變成移位存放器。在LSSD中，根本單元是移位存放鎖存器〔SRL：ShiftRegisterLatch〕，即掃描存放器，在被測(cè)電路的周圍插入掃描存放器，將這些存儲(chǔ)單元連成掃描路徑，形成一個(gè)掃描鏈〔ScanChain〕，改善IC內(nèi)部電路測(cè)試工作的可控制性和可觀察性，提高測(cè)試工作的效率。〔3〕內(nèi)建自測(cè)試內(nèi)建自測(cè)試〔BIST：Built-inself-test〕技術(shù)是指在芯片內(nèi)部產(chǎn)生測(cè)試碼，并對(duì)測(cè)試結(jié)果進(jìn)行分析的測(cè)試技術(shù)。因此，內(nèi)建自測(cè)試必須附加兩個(gè)額外電路：鼓勵(lì)生成器和響應(yīng)分析器〔如圖3-16所示〕。通常由偽隨機(jī)序列發(fā)生器產(chǎn)生內(nèi)測(cè)試碼，并使用一個(gè)特征分析器觀察輸出信號(hào)。偽隨機(jī)序列發(fā)生器是一個(gè)線性反響移位存放器〔LFSR：LinerFeedbackShiftRegister〕，按一個(gè)長(zhǎng)度為N的生成多項(xiàng)式產(chǎn)生偽隨機(jī)序列。嵌入式RAM存儲(chǔ)器是最難測(cè)試的電路之一，因?yàn)榇鎯?chǔ)器的測(cè)試通常要求大量的測(cè)試碼來(lái)激活存儲(chǔ)器，并將存儲(chǔ)器的單元內(nèi)容讀出來(lái)與標(biāo)準(zhǔn)值進(jìn)行比較。因此，存儲(chǔ)器的測(cè)試通常采用BIST的結(jié)構(gòu)。有的存儲(chǔ)器BIST測(cè)試采用并行的方法來(lái)降低測(cè)試時(shí)間和測(cè)試消耗，并行的方法就是用單個(gè)的讀操作或?qū)懖僮鱽?lái)訪問(wèn)整行單元，對(duì)于一個(gè)N行N列的存儲(chǔ)器測(cè)試時(shí)間就會(huì)降低N倍?！?〕系統(tǒng)級(jí)測(cè)試技術(shù)邊界掃描測(cè)試〔BoundaryScanTest〕技術(shù)是一種基于掃描測(cè)試方法的系統(tǒng)級(jí)測(cè)試技術(shù)，由于邊界掃描測(cè)試結(jié)構(gòu)依靠移位存放器實(shí)現(xiàn)，而這些移位存放器放置在IC元件邊界的I/O引腳處，所以這種測(cè)試方法稱為邊界掃描測(cè)試。它是一種擴(kuò)展的自治測(cè)試技術(shù)，在測(cè)試時(shí)不需要其它的測(cè)試設(shè)備。邊界掃描測(cè)試有兩大優(yōu)點(diǎn)：〔1〕方便芯片的故障定位，迅速準(zhǔn)確地測(cè)試兩個(gè)芯片引腳的連接是否可靠，提高測(cè)試檢驗(yàn)效率?！?〕具有JTAG接口的芯片，內(nèi)置一些預(yù)先定義好的功能模式，通過(guò)邊界掃描通道來(lái)使芯片處于某個(gè)特定的功能模式，以提高系統(tǒng)控制的靈活性和方便系統(tǒng)設(shè)計(jì)。下面對(duì)JTAG接口做進(jìn)一步詳細(xì)的介紹。3.7.3JTAG接口

JTAG接口是數(shù)字系統(tǒng)中已經(jīng)廣泛使用的一種可測(cè)性設(shè)計(jì)方法，主要完成邊界掃描測(cè)試功能，測(cè)試IC間的連通性、IC引腳間的連通性和內(nèi)部模塊邏輯功能，主要用于測(cè)試IC之間或PCB之間的連接是否存在故障，但同時(shí)也為IC本身測(cè)試提供了通路和手段。JTAG接口通過(guò)在芯片的每個(gè)I/O引腳附加一個(gè)邊界掃描單元〔BSC：BoundaryScanCell〕以及一些附加的測(cè)試控制邏輯實(shí)現(xiàn)的，BSC主要是由邊界掃描存放器組成的，將這些存儲(chǔ)單元連成掃描路徑，構(gòu)成掃描鏈。這些邊界掃描存放器位于外部引腳和內(nèi)部邏輯之間，可以在狀態(tài)控制器〔TAP〕的控制下，對(duì)外部引腳和內(nèi)部邏輯采集或施加信號(hào)，從而完成對(duì)系統(tǒng)的測(cè)試〔如圖3-17所示〕。每個(gè)I/O引腳都有一個(gè)BSC，每個(gè)BSC有兩個(gè)數(shù)據(jù)通道：一個(gè)是測(cè)試數(shù)據(jù)通道，測(cè)試數(shù)據(jù)輸入TDI〔TestDataInput〕、測(cè)試數(shù)據(jù)輸出TDO〔TestDataOutput〕；另一個(gè)是正常數(shù)據(jù)通道，正常數(shù)據(jù)輸入NDI〔NormalDataInput〕、正常數(shù)據(jù)輸出NDO〔NormalDataOutput〕〔如圖3-18所示〕。在正常工作狀態(tài)，輸入和輸出數(shù)據(jù)可以自由通過(guò)每個(gè)BSC，正常工作數(shù)據(jù)從NDI進(jìn)，從NDO出。在測(cè)試狀態(tài)，可以選擇數(shù)據(jù)流動(dòng)的通道：對(duì)于輸入的IC引腳，可以選擇從NDI或從TDI輸入數(shù)據(jù)；對(duì)于輸出的IC引腳，可以選擇從BSC輸出數(shù)據(jù)至NDO，也可以選擇從BSC輸出數(shù)據(jù)至TDO。圖3-19所示是邊界掃描測(cè)試應(yīng)用的示意圖。為了測(cè)試兩個(gè)JTAG設(shè)備的連接，首先將JTAG設(shè)備1某個(gè)輸出測(cè)試腳的BSC置為高或低電平，輸出至NDO，然后，讓JTAG設(shè)備2的輸入測(cè)試腳來(lái)捕獲從引腳輸入的NDI值，再通過(guò)測(cè)試數(shù)據(jù)通道將捕獲到的數(shù)據(jù)輸出至TDO，比照測(cè)試結(jié)果，即可快速準(zhǔn)確的判斷這兩腳是否連接可靠。JTAG控制器的電路結(jié)構(gòu)如圖3-20所示，主要由四個(gè)局部組成：(1)測(cè)試存取口測(cè)試存取口〔TAP：TestAccessPort〕是邊界掃描測(cè)試電路與外部的接口，包括以下5個(gè)控制信號(hào)：lTCK〔TestClock〕：邊界掃描時(shí)鐘，用于控制JTGA存放器和TAP控制器的時(shí)鐘。lTMS〔TestModeSelect〕：JTAG測(cè)試模式選擇，當(dāng)該信號(hào)有效時(shí)，IC處于測(cè)試模式，否那么是正常工作模式。lTDI〔TestDataInput〕：串行邊界掃描輸入數(shù)據(jù)，JTAG指令和數(shù)據(jù)均由此輸入。TAP控制器的狀態(tài)及指令存放器的內(nèi)容決定哪個(gè)存放器接受TDI的數(shù)據(jù)。在TCK的上升沿，TDI的數(shù)據(jù)裝入存放器。lTDO〔TestDataOutput〕：串行邊界掃描輸出數(shù)據(jù)，輸出存放器由TAP控制器的狀態(tài)和指令存放器的內(nèi)容確定。TDO在TCK的下降沿改變狀態(tài)，并僅在數(shù)據(jù)輸出時(shí)有效，其余時(shí)間TDO均是高阻態(tài)。lTRST〔TestReset〕：任選信號(hào)，JTAG測(cè)試邏輯復(fù)位，用于異步復(fù)位TAP控制器，低電平有效。當(dāng)TRST輸入為低電平時(shí)，芯片進(jìn)入正常工作狀態(tài)，JTAG測(cè)試邏輯無(wú)效?！?〕TAP控制器TAP控制器〔TAPController〕是邊界掃描測(cè)試核心控制器。在TCK和TMS的控制下，可以選擇使用指令存放器掃描或數(shù)據(jù)存放器掃描，以及控制邊界掃描測(cè)試的各個(gè)狀態(tài)。TMS和TDI是在TCK的上跳沿被采樣，TDO是在TCK的下降沿變化。TAP控制器的狀態(tài)機(jī)如圖3-21所示，TAP控制器的狀態(tài)機(jī)只有6個(gè)穩(wěn)定狀態(tài)：測(cè)試邏輯復(fù)位〔test2logic2reset〕、測(cè)試/等待〔run2test/idle〕、數(shù)據(jù)存放器移位〔shift2DR〕、數(shù)據(jù)存放器移位暫?！瞤ause2DR〕、指令存放器移位〔shift2IR〕、指令存放器移位暫?！瞤ause2IR〕，其它狀態(tài)都不是穩(wěn)態(tài)，而只是暫態(tài)。在上電或IC的正常運(yùn)行時(shí)，必須使TMS在最少持續(xù)5個(gè)TCK保持為高電平，那么TAP進(jìn)入測(cè)試邏輯復(fù)位態(tài)。這時(shí)，TAP發(fā)出復(fù)位信號(hào)使所有的測(cè)試邏輯不影響IC的正常運(yùn)行。假設(shè)需要進(jìn)行邊界掃描測(cè)試，可以在TMS與TCK的配合控制下，退出復(fù)位，進(jìn)入邊界掃描測(cè)試需要的各個(gè)狀態(tài)?！?〕指令存放器IEEE1149.1規(guī)定，指令存放器〔IR：InstructionRegister，包括指令譯碼器〕的長(zhǎng)度至少為2比特，并且至少能對(duì)3條指令進(jìn)行譯碼，包括：lBYPASS：一條移位存放器旁路指令，用1位存放器旁路芯片上所有的串行數(shù)據(jù)存放器。這個(gè)操作允許不經(jīng)過(guò)串行掃描鏈上所有芯片內(nèi)的移位存放器的逐級(jí)移位而進(jìn)行某些特殊的芯片測(cè)試，BYPASS的硬指令是全0〔也有全1的〕。lEXTEST：外測(cè)試指令，機(jī)器碼全1〔也有全0的〕，允許芯片外印刷線路板的測(cè)試。lSAMPLE/PRELOAD：采樣或預(yù)裝入指令，這條指令將邊界掃描存放器置于數(shù)據(jù)存放器鏈中〔即邊界掃描存放器與芯片的I/O引腳相連〕，并采樣或預(yù)裝入芯片I/O引腳上的信號(hào)。〔4〕數(shù)據(jù)存放器數(shù)據(jù)存放器〔DR：DataRegister〕用以存放測(cè)試數(shù)據(jù)〔如測(cè)試矢量〕和測(cè)試結(jié)果，由邊界掃描存放器、內(nèi)部數(shù)據(jù)存放器和1位旁路〔Bypass〕存放器組成。邊界掃描存放器是一類特殊的數(shù)據(jù)存放器，其根本單元由雙重邊沿觸發(fā)的觸發(fā)器和兩個(gè)多路選擇器組成，可以執(zhí)行移位操作，并可以和其它器件構(gòu)成掃描鏈路。IEEE1149.1標(biāo)準(zhǔn)規(guī)定，必須具有的兩個(gè)數(shù)據(jù)存放器是邊界掃描存放器〔BoundaryScanRegister〕和旁路〔Bypass〕存放器，其它的存放器是任選的。由指令存放器選擇某個(gè)特定的數(shù)據(jù)存放器作為邊界掃描測(cè)試存放器，當(dāng)一個(gè)掃描路徑選定后，其它的路徑處于高阻態(tài)。邊界掃描存放器是由圍繞IC引腳的一系列的邊界掃描單元BSC組成的，正是由它來(lái)實(shí)現(xiàn)測(cè)試引腳信號(hào)的輸入/輸出；旁路存放器只由一個(gè)掃描存放器位組成，中選擇了旁路存放器，TDI和TDO之間只有一位存放器，實(shí)際上沒(méi)有執(zhí)行邊界掃描測(cè)試，旁路存放器的作用是為了縮短掃描路徑而對(duì)不需要進(jìn)行測(cè)試的IC進(jìn)行旁路。雖然JTAG接口最初開(kāi)發(fā)出來(lái)是為了監(jiān)測(cè)IC和電路連接，但為了節(jié)約IC引腳資源，許多公司對(duì)這種串行接口的用途進(jìn)行了擴(kuò)展，主要包括：〔1〕CPLD和FPGAISP〔InSystemProgramming在系統(tǒng)可編程〕的支持目前，許多CPLD和FPGA廠家利用JTAG確定的四個(gè)引腳〔TDI、TDO、TMS、TCK〕的測(cè)試存取口〔TAP〕作為ISP開(kāi)發(fā)接口，內(nèi)部設(shè)計(jì)了支持ISP的控制電路，使CPLD和FPGA芯片編程也有標(biāo)準(zhǔn)可循，通過(guò)此接口將硬件網(wǎng)表“燒”到芯片里，如Xilinx公司的Virtex和Spatan系列的FPGA芯片?！?〕嵌入式軟件OCD〔On-ChipDebugging片上調(diào)試〕的支持許多CPU設(shè)計(jì)廠商〔如ARM公司的ARM系列CPU〕為將來(lái)調(diào)試嵌入式軟件的方便，在CPU內(nèi)部設(shè)計(jì)了EICE〔EmbeddedIn-CircuitEmulator嵌入式在線仿真器〕模塊，利用JTAG的測(cè)試存取口〔TAP〕，提供OCD支持，用低端適配器就可以將JTAG接口和主工作站以及前端調(diào)試軟件連接起來(lái)，不需要專門的程序以及額外的通信端口，這些接口在底層方面的操作差異較大，但是給用戶軟件調(diào)試提供了許多的便利。3.8可編程邏輯器件邏輯器件〔LogicDevice〕指能夠完成數(shù)字布爾邏輯功能的器件〕，可分為兩大類：固定邏輯器件和可編程邏輯器件〔PLD：ProgrammableLogicDevice〕。一如其名，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能，一旦制造完成，就無(wú)法改變，如各種數(shù)字IC芯片。另一方面，可編程邏輯器件是能夠?yàn)榭蛻籼峁┓秶鷱V泛的多種邏輯容量、特性、速度和電壓參數(shù)的標(biāo)準(zhǔn)成品部件，而且此類器件可在任何時(shí)間改變，像軟件編程一樣靈活和方便，從而完成許多種不同的硬件功能。固定邏輯器件和PLD各有自己的優(yōu)缺點(diǎn)，如：〔1〕固定邏輯設(shè)計(jì)更適合大批量應(yīng)用，因?yàn)樗鼈兡軌蚪?jīng)濟(jì)地大批量生產(chǎn)。對(duì)有些需要極高性能的應(yīng)用，固定邏輯也是最正確的選擇?！?〕可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點(diǎn)，包括PLD在設(shè)計(jì)過(guò)程中為客戶提供了更大的靈活性，因?yàn)閷?duì)于PLD來(lái)說(shuō)，設(shè)計(jì)反復(fù)只需要簡(jiǎn)單地改變編程文件就可以了，容易實(shí)現(xiàn)現(xiàn)場(chǎng)的產(chǎn)品增加新功能或者進(jìn)行升級(jí)。同時(shí)，PLD不需要客戶支付高昂的NRE本錢和購(gòu)置昂貴的掩膜組，允許客戶在需要時(shí)僅訂購(gòu)所需要的數(shù)量?！?〕當(dāng)前，許多IC設(shè)計(jì)公司將數(shù)字IC設(shè)計(jì)到Foundry廠家最終流片前，通常都會(huì)采用PLD〔如FPGA〕對(duì)IC設(shè)計(jì)進(jìn)行最后的功能驗(yàn)證。集成電路技術(shù)的開(kāi)展，尤其是VLSI技術(shù)的開(kāi)展，為可編程邏輯器件的開(kāi)展奠定了堅(jiān)實(shí)的根底。從20世紀(jì)70年代末產(chǎn)生了第一代PLD，到現(xiàn)在的二十多年里，可編程邏輯器件經(jīng)歷了四個(gè)階段，取得了長(zhǎng)足的開(kāi)展?？删幊踢壿嬈骷淖畛醭霈F(xiàn)，是為了用一種可以由用戶再構(gòu)造的器件取代品種繁多的中小規(guī)模邏輯電路。而今，可編程邏輯器件品種齊全，單片集成規(guī)?！惨杂脩艨捎瞄T計(jì)〕從數(shù)百門到數(shù)兆門以上，器件的工作頻率在50MHz以上，相當(dāng)多的產(chǎn)品到達(dá)100MHz以上，可以實(shí)現(xiàn)從功能電路到SoC各種層次的電子系統(tǒng)，成為當(dāng)今電子系統(tǒng)中一類廣泛應(yīng)用的微電子器件，也是SoC的一種低本錢的易行的設(shè)計(jì)實(shí)現(xiàn)手段?？删幊踢壿嬈骷母鞣N產(chǎn)品中，除早期的PLD用雙極性工藝制造外，現(xiàn)今的PLD產(chǎn)品幾乎無(wú)一例外地采用CMOS工藝制作。PLD最初是由PROM開(kāi)展而來(lái)，以后CMOS技術(shù)的開(kāi)展，E2PROM、FlashROM、SRAM以及反熔絲技術(shù)等取代早期的熔絲技術(shù)，成為PLD生產(chǎn)技術(shù)的主流。經(jīng)過(guò)二十多年的開(kāi)展，不但在結(jié)構(gòu)上進(jìn)行了重大改進(jìn)，而且在工作速度、功耗和工藝等方面均有顯著的改善。近年來(lái)，各主要PLD生產(chǎn)廠商競(jìng)相研發(fā)高密度可編程邏輯器件〔HDPLD：HighDensityProgrammableLogicDevice，單片集成度在1000個(gè)標(biāo)準(zhǔn)門以上〕，單片集成度由原來(lái)的數(shù)百門開(kāi)展到數(shù)十萬(wàn)甚至數(shù)百萬(wàn)門，芯片引腳也由20~24個(gè)開(kāi)展到400~1000個(gè)，有的公司推出內(nèi)含處理器的PLD，以提供更強(qiáng)大的功能。目前，HDPLD的主要廠商集中在美國(guó)，比較著名的有Xilinx、Lattice、Actel、Altera、AMD和QuickLogic等。近年來(lái)，由于PLD技術(shù)的開(kāi)展，尤其是HDPLD的迅速開(kāi)展，其性能價(jià)格比大幅度提高，用這種器件來(lái)制作用戶的專用電路，一旦編程“燒制”后，就是一種專用電路，是一種可編程的ASIC，顯然可以大大地縮短試制周期，減少設(shè)計(jì)本錢。因此，PLD正在逐步取代ASIC的一些應(yīng)用領(lǐng)域。

目前，可編程邏輯器件均采用CMOS技術(shù)制造，按其編程特性可分為以下三類：〔1〕一次編程反熔絲〔OTP〕。〔2〕可擦除、可編程邏輯器件EPLD，包括紫外線擦除和電擦除〔E2PLD〕?！?〕基于靜態(tài)存儲(chǔ)器〔SRAM〕的編程結(jié)構(gòu)。按其結(jié)構(gòu)復(fù)雜度，可編程邏輯器件可分為以下三類〔1〕

SPLD一般將單片集成度在1K標(biāo)準(zhǔn)門以下的可編程邏輯器件稱為SPLD〔SimplePLD簡(jiǎn)單PLD〕。SPLD由與陣列和或陣列組成，能有效地實(shí)現(xiàn)以“積之和”為形式的布爾邏輯函數(shù)。最初的PLD是PROM和PAL〔ProgrammableArrayLogic〕。PROM中與陣列固定，當(dāng)輸入變量為n時(shí)，與陣列的積項(xiàng)輸出線為2n，而或陣列是可編程的。在許多邏輯應(yīng)用場(chǎng)合中，并不需要每個(gè)變量均參與乘積項(xiàng)。為了組合邏輯的需要，創(chuàng)造了PAL器件。在PAL中，與陣列是可編程的，而或陣列是固定的。以后有的產(chǎn)品中，將與陣列和或陣列都設(shè)計(jì)成可編程的，這就是PLA〔ProgrammableLogicArray〕。后來(lái)，為使PAL能夠適應(yīng)更多的應(yīng)用需求，又在PAL結(jié)構(gòu)中參加了存放器，使其不但可以用做組合邏輯，也可用做時(shí)序邏輯。有些PAL的輸出局部還參加了一些宏單元，可以靈活地變換正/負(fù)輸出邏輯、存放器和三態(tài)輸出等，這就是目前廣泛應(yīng)用的通用陣列邏輯器件〔GAL：GenericArrayLogic〕。一般地，人們將PROM、PAL和PLA統(tǒng)稱為第一代PLD，真正用以制作ASIC的PLD是從PAL開(kāi)始的，而將GAL稱為第二代PLD。表3-2匯總了PROM、PAL、PLA和GAL的主要特點(diǎn)?！?〕CPLDCPLD〔ComplexPLD復(fù)雜PLD〕的單片集成度在1K標(biāo)準(zhǔn)門以上，目前集成規(guī)模較高的產(chǎn)品已到達(dá)數(shù)萬(wàn)門以上，如Lattice的ISP3320達(dá)14000門、AMD的M5.512達(dá)20000門和Xilinx的XC95576達(dá)12800門，各半導(dǎo)體廠商還在努力研制集成規(guī)模更大的CPLD產(chǎn)品。通常，CPLD中含有大量觸發(fā)器，規(guī)模大的電路有近千個(gè)觸發(fā)器，規(guī)模小的CPLD也有數(shù)十個(gè)觸發(fā)器，且I/O引腳相當(dāng)多。如此巨大數(shù)量的I/O引腳和觸發(fā)器，已不可能采用GAL中通用與陣列的形式連接I/O端。在CPLD結(jié)構(gòu)中，廣泛采用分塊結(jié)構(gòu)，將整個(gè)電路劃分為假設(shè)干個(gè)功能塊，每塊中含有假設(shè)干個(gè)宏單元，每個(gè)宏單元含假設(shè)干個(gè)觸發(fā)器，相鄰的功能塊之間相互連線。為了減少傳送延遲，又放入了一個(gè)全局互聯(lián)矩陣，提供各功能塊之間的信號(hào)傳送。新近推出的CPLD，都采用了ISP〔InSystemProgramming在系統(tǒng)編程〕技術(shù)。1992年，Lattice首先推出了ISP技術(shù)，突破了傳統(tǒng)PLD的應(yīng)用限制，使得ISPPLD器件可以在PCB板上設(shè)計(jì)、編程和制造，從而使得電子系統(tǒng)的硬件具有了“柔性”，可以像軟件一樣反復(fù)修改和設(shè)計(jì)。ISPPLD是第四代PLD，是當(dāng)前CPLD的主流技術(shù)。目前，ISP技術(shù)不僅在PLD中得到廣泛應(yīng)用，而且推廣到微控制器領(lǐng)域中。〔3〕FPGAFPGA〔FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門陣列〕，又稱為邏輯單元陣列〔LCA：LogicCellArray〕，于1984年由Xilinx公司推出。Xilinx公司的FPGA是一種基于SRAM的可編程器件，以后Actel公司推出了一次編程的反熔絲結(jié)構(gòu)的FPGA。目前，F(xiàn)PGA還在繼續(xù)開(kāi)展中，同其它PLD相比，F(xiàn)PGA由大量的邏輯單元和開(kāi)關(guān)矩陣組成，克服了CPLD器件由“與—或”邏輯結(jié)構(gòu)和內(nèi)部互連的嚴(yán)格限制，以及所含觸發(fā)器和I/O引腳的限制。FPGA內(nèi)部不僅具有可編程的I/O模塊和邏輯功能塊，而且由于開(kāi)關(guān)矩陣實(shí)現(xiàn)的內(nèi)部互連資源可編程，因此，具有更大的設(shè)計(jì)靈活性。但FPGA的時(shí)延性能與布局布線有關(guān)，一個(gè)設(shè)計(jì)完成后其時(shí)延性能無(wú)法預(yù)測(cè)，需要設(shè)計(jì)實(shí)現(xiàn)后加以驗(yàn)證，這與其它PLD不同〔其它PLD的時(shí)延性能是可預(yù)測(cè)的〕。目前，F(xiàn)PGA的集成規(guī)模已達(dá)數(shù)百萬(wàn)門，甚至上千萬(wàn)門，如Xilinx公司的XC3S5000FPGA達(dá)5M標(biāo)準(zhǔn)門。3.9IC的制造過(guò)程

集成電路的生產(chǎn)制造工藝復(fù)雜，整個(gè)生產(chǎn)過(guò)程要經(jīng)過(guò)幾十道加工程序。經(jīng)過(guò)幾十年的開(kāi)展，微電子加工工藝已臻成熟，作為IC設(shè)計(jì)人員的主要任務(wù)是利用成熟的生產(chǎn)工藝，開(kāi)發(fā)和設(shè)計(jì)各種不同用途的集成電路，但了解一些生產(chǎn)工藝方面的知識(shí)，對(duì)設(shè)計(jì)是有幫助的，尤其是模擬IC和射頻IC設(shè)計(jì)。集成電路按其制造工藝不同，可分為雙極性工藝〔包括TTL、ECL和I2L〕、PMOS工藝、NMOS工藝和CMOS工藝。由于雙極性晶體管功耗較大，難以大規(guī)模集成，因此，雙極性工藝主要用于中小規(guī)模集成電路的制造。PMOS工藝比較簡(jiǎn)單，成品率高，是最早獲得實(shí)用的MOS工藝。但是，PMOS電路的工作速度慢，需要使用負(fù)電源，輸出電平為負(fù)，難以和TTL電路連接，現(xiàn)在已很少使用。NMOS工藝全部采用N溝道MOS管，功耗低，工作速度較高，曾經(jīng)是大規(guī)模集成電路和超大規(guī)模集成的主要制造工藝。20世紀(jì)80年代，由于高速CMOS工藝的開(kāi)展，取代了NMOS的地位，成為大規(guī)模和超大規(guī)模集成電路的主要生產(chǎn)工藝。CMOS工藝采用互補(bǔ)的P溝道和N溝道MOS晶體管，是所有半導(dǎo)體制造工藝中功耗最小的，十分有利于大規(guī)模集成。CMOS工藝比較復(fù)雜，早期的CMOS產(chǎn)品工作速度比較低，其原因是MOS管中存在著一些寄生電容。為了提高CMOS器件的工作速度，出現(xiàn)了一種高密度短溝道CMOS〔即HMOS〕工藝，大大減少M(fèi)OS管內(nèi)的寄生電容。理論分析