《基于FPGA的嵌入式系統(tǒng)設(shè)計》課件第2章

第2章AlteraSoCFPGA系列器件簡介2.1SoCFPGA簡介 2.2CycloneV器件2.3ArriaV器件

2.1SoCFPGA簡介

SoCFPGA就是在FPGA架構(gòu)中集成了基于ARM的硬核處理器系統(tǒng)(HPS)，包括處理器、外設(shè)和存儲器控制器。AlteraSoC產(chǎn)品集成了雙核的ARMCrotex-A9MPCore處理器和28nm的FPGA，硬核處理器與FPGA之間采用高于125Gb/s的寬帶互聯(lián)。FPGA同時實現(xiàn)了硬核IP的性能和低功耗特性，以及可編程邏輯的靈活性。SoCFPGA的結(jié)構(gòu)圖如圖2.1所示。圖2.1SoCFPGA的結(jié)構(gòu)圖

(1)基于ARM的硬核處理器系統(tǒng)。HPS包括一個雙核的ARMCrotex-A9MPCore處理器、豐富的外設(shè)，以及與FPGA中的邏輯共享的多端口存儲器控制器。SoCFPGA使用嵌入式外設(shè)，不需要在可編程邏輯中實現(xiàn)這些功能，F(xiàn)PGA有更多的資源去實現(xiàn)定制的邏輯，降低了系統(tǒng)功耗。處理器與FPGA共享的硬核多端口SDRAM存儲器控制器支持DDR2、DDR3、MobileDDR和LRDDR2器件，集成了誤碼糾錯(ECC)功能，提供了系統(tǒng)的可靠性。

(2)高速互聯(lián)。HPS與FPGA架構(gòu)之間的大吞吐量的數(shù)據(jù)通路實現(xiàn)了雙芯片解決方案無法提供的互聯(lián)性能。HPS與FPGA架構(gòu)提供了125Gb/s的峰值帶寬，在處理器與FPGA之間實現(xiàn)了數(shù)據(jù)一致性。

(3)靈活的FPGA架構(gòu)。采用靈活的FPGA邏輯架構(gòu)，設(shè)計者可以在設(shè)計中用Altera或者其合作伙伴的定制IP或者商用預(yù)配置IP，從而突出系統(tǒng)優(yōu)勢。這樣就可以做到：迅速適應(yīng)各種接口和協(xié)議標準的變化，在FPGA中增加定制硬件，加速對時間要求較高的算法，增強產(chǎn)品競爭優(yōu)勢，利用FPGA中的硬核邏輯功能(包括PCIExpress端口和其他多端口存儲器控制器)，降低系統(tǒng)功耗和節(jié)約FPGA資源。

SoCFPGA具有以下系統(tǒng)級優(yōu)點：

(1)集成雙核ARMCortex-A9MPCore處理器及28nmFPGA結(jié)構(gòu)，提高了系統(tǒng)性能；HPS運行速度可達800MHz，實現(xiàn)了4000DMIPS，功耗不到1.8W；可實現(xiàn)150GMACS和100GFLOPS峰值的DSP性能；提供高于125Gb/s處理器與FPGA的互聯(lián)接口；支持高速緩存及硬件加速器。

(2)降低了功耗，相對于雙芯片的解決方案，系統(tǒng)功耗降低了30%。

(3)減小了電路板面積，外形封裝減小了55%。Cyclone?Ⅴ系列器件只需要兩種電源，而Arria?Ⅴ器件僅需要三種電源。

(4)不僅降低了系統(tǒng)成本和元器件成本，而且也降低了PCB的成本和復(fù)雜度。SoCFPGA與傳統(tǒng)的雙芯片設(shè)計相比需要更少的布線和層數(shù)。

表2.1列出了AlteraSoCFPGA的關(guān)鍵特性

基于ARM的用戶可定制SoC非常適合于：

(1)在一片F(xiàn)PGA中集成分立處理器和數(shù)字信號處理(DSP)功能，降低系統(tǒng)功耗和成本，減小電路板面積。

(2)通過處理器和FPGA之間的寬帶互聯(lián)，增強系統(tǒng)性能。

(3)通過定制，在軟件和硬件上均能夠突出最終產(chǎn)品的優(yōu)勢。

(4)采用內(nèi)置糾錯碼(ECC)和存儲器保護功能，保護系統(tǒng)不受硬件或者軟件錯誤的影響，從而提高了系統(tǒng)的可靠性。

(5)使用Altera獨特的FPGA自適應(yīng)調(diào)試功能，開發(fā)ARM兼容軟件，進一步提高了目標可視化、控制能力和效能。

AlteraSoCFPGA常用于高性能的嵌入式系統(tǒng)，目標市場包括能源與工業(yè)(智能電網(wǎng)、工業(yè)驅(qū)動、太陽能逆變器等)、高清視頻處理(高級輔助駕駛、汽車信息娛樂、視頻監(jiān)控和IP攝像機等)、基礎(chǔ)通信設(shè)施(LTE基站、遠程射頻前端、路由器等)和計算機與存儲運用(多功能打印機、掃描儀、金融計算等)。

2.2Cyclone?Ⅴ器件

Altera的Cyclone?Ⅴ系列FPGA采用了臺積電(TSMC)的28nm低功耗(28LP)，與前幾代產(chǎn)品相比，總功耗降低了40%，具有8路自適應(yīng)邏輯模塊(ALM)、高達12MB的內(nèi)存和精度可調(diào)的DSP模塊，具有很多系統(tǒng)級硬核功能—雙核ARM

Cortex-A9硬核處理器系統(tǒng)(HPS)、嵌入式外設(shè)、多端口存儲器控制器、串行收發(fā)器和PCIe端口等。Cyclone?Ⅴ系列FPGA滿足大批量應(yīng)用所需要的功耗、成本和性能要求，廣泛適合于工業(yè)、無線、有線、軍隊、自動化、廣播和消費者市場。

AlteraCyclone?Ⅴ?系列FPGA提供了6種型號供用戶選擇。

(1)只提供邏輯的Cyclone?Ⅴ?EFPGA；

(2)具有3.125Gb/s收發(fā)器的Cyclone?Ⅴ?GXFPGA；

(3)具有5G收發(fā)器的Cyclone?Ⅴ?GTFPGA；

(4)具有基于ARM的硬核處理器系統(tǒng)(HPS)和邏輯的Cyclone?Ⅴ?SESoCFPGA；

(5)具有基于ARM的HPS和3.125Gb/s收發(fā)器的Cyclone?Ⅴ?SXSoCFPGA；

(6)具有基于ARM的HPS和5Gb/s收發(fā)器的Cyclone?Ⅴ?STSoCFPGA。

下面對Cyclone?Ⅴ系列器件作簡要的介紹。

1．Cyclone?Ⅴ系列器件的主要特性

Cyclone?Ⅴ器件提供了25000～110000個邏輯單元(LE)，集成了18位?×?19位的嵌入式乘法器、自適應(yīng)邏輯模塊、M10K嵌入式存儲器塊、精度可調(diào)的DSP模塊、時鐘網(wǎng)絡(luò)和鎖相環(huán)(PLL)、外部存儲器接口電路和高速差分I/O等。

表2.2所示為Cyclone?Ⅴ?SESoCFPGA系列簡介。表2.3所示為Cyclone?Ⅴ?SESoCFPGA器件封裝和用戶I/O引腳數(shù)。

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2．精度可調(diào)的DSP模塊

Cyclone?Ⅴ精度可調(diào)的DSP模塊的體系結(jié)構(gòu)如圖2.2所示。

圖2.2Cyclone?Ⅴ精度可調(diào)的DSP模塊的體系結(jié)構(gòu)圖

Cyclone?Ⅴ精度可調(diào)的DSP模塊由輸入寄存器組、預(yù)加器、內(nèi)部系數(shù)、乘法器、加法器、Chainout加法器/累加器、脈動寄存器、雙倍累加寄存器等組成。

Cyclone?Ⅴ精度可調(diào)的DSP模塊具有以下特性：

(1)高性能、功耗優(yōu)化和完善寄存的乘法操作。

(2)

9bit、18bit和27bit字長。

(3)兩個18?×?19復(fù)數(shù)乘法。

(4)內(nèi)置加法、減法和雙64bit累加單元用于綜合乘法結(jié)果。

(5)級聯(lián)19bit或27bit以形成濾波應(yīng)用的抽頭延遲線(tap-delayline)。

(6)級聯(lián)64bit輸出總線，在沒有外部邏輯支持的情況下將輸出結(jié)果從一個模塊傳播至下一個模塊。

(7)對稱濾波器19bit和27bit模式中支持的硬核預(yù)加器。

(8)用于實現(xiàn)濾波的內(nèi)部系數(shù)寄存器塊。

(9)具有分布式輸出加法器的18bit和27bit有限脈沖響應(yīng)(FIR)濾波器。

表2.4列出了Cyclone?Ⅴ器件的精度可調(diào)的DSP模塊操作模式。

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1)獨立乘法器模式

在獨立輸入和輸出乘法器模式中，精度可調(diào)的DSP模塊執(zhí)行通用乘法器的單獨乘法運算操作。表2.5列出了精度可調(diào)的DSP模塊獨立乘法器模式配置。

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2)獨立復(fù)數(shù)乘法器模式

Cyclone?Ⅴ器件支持使用兩個Cyclone?Ⅴ精度可調(diào)的DSP模塊的18?×?19復(fù)數(shù)乘法器模式。復(fù)數(shù)乘法公式如下：

虛部

在第一個精度可調(diào)的DSP模塊中實現(xiàn)，實部

在第二個精度可調(diào)的DSP模塊中實現(xiàn)。

3)脈動FIR模式

FIR濾波器的基本結(jié)構(gòu)包括乘法運算和加法運算。大量加法器的連接將會導(dǎo)致相當大的延遲。可使用脈動形式(SystolicForm)的FIR濾波器，如圖2.3所示，在每個抽頭中添加額外的延遲單元來提高系統(tǒng)性能。

圖2.3脈動FIR濾波器等效電路

Cyclone?Ⅴ精度可調(diào)的DSP模塊支持18bit和27bit的脈動FIR結(jié)構(gòu)。在脈動FIR模式中，乘法器的輸入來自以下四種不同的數(shù)據(jù)源：

(1)兩個動態(tài)輸入。

(2)一個動態(tài)輸入和一個系數(shù)輸入。

(3)一個系數(shù)輸入和一個預(yù)加器輸出。

(4)一個動態(tài)輸入和一個系數(shù)輸出。

3．外部存儲器接口

Cyclone?Ⅴ器件提供了一種高效的體系結(jié)構(gòu)，能夠與大多數(shù)外部存儲器接口相匹配以支持小模塊化I/Obank結(jié)構(gòu)中的高性能的系統(tǒng)帶寬。I/O的設(shè)計對現(xiàn)有的和新興的外部存儲器標準提供了高性能的支持。表2.6列出了Cyclone?Ⅴ器件中所支持的外部存儲器標準。

1)外部存儲器接口性能

最大和最小操作頻率取決于存儲器接口標準以及器件數(shù)據(jù)表中所列出的延遲鎖相環(huán)(DLL)頻率。表2.7列出了Cyclon?Ⅴ器件中的外部存儲器接口性能。

2)外部存儲接口功能

Cyclone?Ⅴ?I/O單元(IOE)為外部存儲器接口的快速可靠應(yīng)用提供所需的內(nèi)置功能。以下器件功能可用于外部存儲器接口：

(1)

DQS相移電路；

(2)

PHY時鐘(PHYCLK)網(wǎng)絡(luò)；

(3)

DQS邏輯模塊；

(4)動態(tài)片上匹配(OCT)控制；

(5)

IOE寄存器；

(6)延遲鏈；

(7)硬核控制器。

4．自適應(yīng)邏輯模塊(ALM)

一個ALM包含四個可編程寄存器，如圖2.4所示。每個寄存器包含如下端口：數(shù)據(jù)、同步和異步清零、時鐘和同步加載。對于全局信號，通用I/O(GPIO)引腳或者任何內(nèi)部邏輯都可以驅(qū)動ALM寄存器的時鐘和清零控制信號。GPIO引腳或內(nèi)部邏輯驅(qū)動時鐘使能信號。對于組合功能，寄存器被旁路，LUT的輸出直接驅(qū)動到ALM的輸出。

Cyclone?Ⅴ?ALM運行在以下四種模式中的一個：

(1)正常模式；

(2)擴展LUT模式；

(3)算術(shù)模式；

(4)共享算術(shù)模式。

圖2.4Cyclone?Ⅴ器件的ALM高級結(jié)構(gòu)圖

5．嵌入式存儲器模塊

Cyclone?Ⅴ器件的嵌入式存儲器模塊具有高度的靈活性，并能夠根據(jù)設(shè)計要求提供最佳數(shù)量的小型或大型存儲器陣列。

1)嵌入式存儲器的類型

Cyclone?Ⅴ器件包含兩種類型的存儲器模塊。

(1)

10KBM10K模塊—專用存儲器資源模塊。M10K模塊非常適用于較大的存儲器陣列，并提供大量獨立端口。

(2)

640bit存儲器邏輯陣列模塊(MLAB)—由多功能邏輯陣列模塊(LAB)配置而成的存儲器邏輯陣列。MLAB非常適用于寬而淺的存儲器陣列。MLAB被優(yōu)化以實現(xiàn)數(shù)字信號處理(DSP)應(yīng)用的移位寄存器、寬淺FIFO緩存和濾波延遲線。每個MLAB由10個自適應(yīng)邏輯模塊(ALM)組成。在Cyclone?Ⅴ器件中，這些ALM可配置成10個32?×?2模塊，從而每個MLAB可實現(xiàn)一個32?×?20的簡單雙端口SRAM模塊。

2)嵌入式存儲器特性

表2.8匯總了嵌入式存儲器模塊所支持的特性。

6．Cyclone?Ⅴ器件的時鐘網(wǎng)絡(luò)和鎖相環(huán)PLL

1)時鐘網(wǎng)絡(luò)

Cyclone?Ⅴ器件包括具有下面三個層次結(jié)構(gòu)的時鐘網(wǎng)絡(luò)。

(1)全局時鐘(GCLK)網(wǎng)絡(luò)。Cyclone?Ⅴ器件提供的GCLK能夠驅(qū)動整個器件。GCLK可用作功能模塊的低偏斜時鐘源。Cyclone?Ⅴ?I/O單元(IOE)和內(nèi)部邏輯也能夠通過使用GCLK資源，作為全局時鐘或者高扇出控制信號。

(2)局域時鐘(RCLK)網(wǎng)絡(luò)。RCLK網(wǎng)絡(luò)只適用于它們驅(qū)動的象限。RCLK網(wǎng)絡(luò)對包含在單一器件象限中的邏輯提供了最低的時鐘插入延遲和偏斜。Cyclone?Ⅴ?IOE和指定象限中的內(nèi)部邏輯也能夠通過使用RCLK資源來創(chuàng)建內(nèi)部局域時鐘和高扇出控制信號。

(3)外部時鐘(PCLK)網(wǎng)絡(luò)。相比GCLK和RCLK網(wǎng)絡(luò)，PCLK具有更高的偏斜。

2)?Cyclone?Ⅴ?PLL

Cyclone?Ⅴ?PLL對器件時鐘、外部系統(tǒng)時鐘以及高速I/O接口提供了可靠的時鐘管理。Cyclone?Ⅴ器件系列包含小數(shù)分頻PLL，它能用作小數(shù)分頻PLL或者整數(shù)PLL。Cyclone?Ⅴ器件中的輸出計數(shù)器專用于支持整數(shù)或小數(shù)頻率綜合的小數(shù)分頻PLL。Cyclone?Ⅴ器件提供高達8個較大密度的小數(shù)分頻PLL。表2.9匯總了Cyclone?Ⅴ器件中的PLL特性。

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7.?I/O特性

Cyclone?Ⅴ支持以下功能：

(1)單端、非電壓參考和電壓參考I/O標準；

(2)低電壓差分信號(LVDS)、RSDS、mini-LVDS、HSTL、HSUL和SSTLI/O標準；

(3)串化器/解串器(SERDES)；

(4)可編程輸出電流強度；

(5)可編程擺率；

(6)可編程總線保持；

(7)可編程的上拉電阻；

(8)可編程預(yù)加重；

(9)可編程I/O延遲；

(10)可編程電壓輸出差分(VOD)；

(11)開漏輸出；

(12)帶和不帶校準的片上并行匹配(RSOCT)；

(13)片上并行匹配(RTOCT)；

(14)片上差分匹配(RDOCT)；

(15)高速差分I/O支持。

2.3Arria?Ⅴ器件

Arria?Ⅴ系列涵蓋串行收發(fā)器速率達6Gb/s和10Gb/s的中端FPGA到速率達12.5Gb/s的中高端FPGA。采用28nm低功耗工藝的Arria?Ⅴ?FPGA系列為中端應(yīng)用提供了低功耗、高帶寬的FPGA。Arria?Ⅴ器件廣泛適用于低功耗的無線基礎(chǔ)設(shè)備、20G/40G橋接器、整流、數(shù)據(jù)處理、高清視頻處理和圖像處理以及密集型數(shù)字信號處理(DSP)。

AlteraArria?Ⅴ?系列FPGA提供了5種類型的FPGA。

(1)

Arria?Ⅴ?GZFPGA：高帶寬的中端FPGA，集成了12.5Gb/s收發(fā)器。

(2)

Arria?Ⅴ?GTFPGA低功耗的中端FPGA，集成了10.3125Gb/s收發(fā)器，兼容SFF8431。

(3)

Arria?Ⅴ?GXFPGA：低功耗的中端FPGA，集成了3.5536Gb/s收發(fā)器。

(4)

Arria?Ⅴ?STFPGA：SoCFPGA，具有基于ARM的HPS，集成了10.3125Gb/s收發(fā)器，兼容SFF8431。

(5)

Arria?Ⅴ?SXFPGA：SoCFPGA，具有基于ARM的HPS，集成了6.5536Gb/s收發(fā)器。

下面對Arria?Ⅴ系列器件作簡要的介紹。

1．嵌入式存儲模塊

Arria?Ⅴ器件的嵌入式存儲器模塊具有高度靈活性，并能夠根據(jù)設(shè)計要求提供最佳數(shù)量的小型或大型存儲器陣列。

1)嵌入式存儲器的類型

Arria?Ⅴ器件包含兩種類型的存儲器模塊。

(1)

20KBM20K或10KBM10K模塊—專用存儲器資源模塊。M20K和M10K模塊非常適用于較大的存儲器陣列，并提供大量獨立端口。

(2)

640bit存儲器邏輯陣列模塊(MLAB)—由多功能邏輯陣列模塊(LAB)配置而成的存儲器邏輯陣列。MLAB非常適用于寬而淺的存儲器陣列。MLAB被優(yōu)化用來實現(xiàn)數(shù)字信號處理(DSP)應(yīng)用中的移位寄存器、寬而淺的FIFO緩存和濾波延遲線。每個MLAB由10個自適應(yīng)邏輯模塊(ALM)組成。在Arria?Ⅴ器件中，這些ALM可配置成10個32×2模塊，從而每個MLAB可實現(xiàn)一個32

×?20的簡單雙端口SRAM模塊；在Arria?Ⅴ?GZ器件中，這些ALM可配置成10個64

×?1模塊，從而每個MLAB可實現(xiàn)一個64×10的簡單雙端口SRAM模塊。

2)嵌入式存儲器特性

表2.10匯總了嵌入式存儲器模塊所支持的特性。

2．精度可調(diào)的DSP模塊的應(yīng)用

Arria?Ⅴ精度可調(diào)的DSP模塊由以下9個部分組成：

(1)輸入寄存器塊；

(2)預(yù)加器；

(3)內(nèi)部系數(shù)；

(4)乘法器；

(5)加法器；

(6)累加器和Chainout加法器；

(7)脈動寄存器；

(8)雙倍累加寄存器；

(9)輸出寄存器塊。

Arria?Ⅴ精度可調(diào)的DSP模塊具有以下特性：

(1)高性能、功耗優(yōu)化和全寄存器乘法操作；

(2)?9bit、18bit、27bit和36bit字長；

(3)

18?×?19和18?×?25復(fù)數(shù)乘法；

(4)內(nèi)置加法、減法和64bit累加單元用于綜合乘法結(jié)果；

(5)級聯(lián)19bit或27bit以形成濾波應(yīng)用的抽頭延遲線(Tap-DelayLine)；

(6)級聯(lián)64bit輸出總線，在沒有外部邏輯支持的情況下將輸出結(jié)果從一個模塊傳播至下一個模塊；

(7)對稱濾波器18bit、19bit和27bit模式中支持的硬核預(yù)加器；

(8)用于濾波實現(xiàn)的內(nèi)部系數(shù)寄存器塊；

(9)具有分布式輸出加法器的18bit和27bit有限脈沖響應(yīng)(FIR)濾波器。

Arria?Ⅴ?GX、GT、SX和ST器件與Cyclone?Ⅴ系列器件的精度可調(diào)的DSP模塊的運行模式相同，而Arria?Ⅴ?GZ器件不同。表2.11列出了Arria?Ⅴ?GZ器件的精度可調(diào)的DSP模塊的運行模式。

3．外部存儲器接口

Arria?Ⅴ器件提供了一種高效的體系結(jié)構(gòu)，能夠與大多數(shù)外部存儲器接口相匹配以支持小模塊化I/Obank結(jié)構(gòu)中的高性能系統(tǒng)帶寬。I/O的設(shè)計對現(xiàn)有的和新興的外部存儲器標準提供了高性能的支持。表2.12列出了Arria?Ⅴ器件中所支持的外部存儲器標準。

1)外部存儲器性能

表2.13所示為Arria?Ⅴ器件中的外部存儲器接口性能。

2)外部存儲接口功能

Arria?Ⅴ?I/O單元(IOE)為外部存儲器接口的快速可靠應(yīng)用提供所需的內(nèi)置功能。以下器件功能可用于外部存儲器接口：

(1)

DQS相移電路；

(2)

PHY時鐘(PHYCLK)網(wǎng)絡(luò)；

(3)

DQS邏輯模塊；

(4)動態(tài)片上匹配(OCT)控制；

(5)?IOE寄存器；

(6)延遲鏈；

(7)硬核存儲控制器(僅Arria?Ⅴ?GX、GT、SX和ST)；

(8)讀和寫支持(僅Arria?Ⅴ?GZ)。

4．自適應(yīng)邏輯模塊

Arria?Ⅴ?GX、GT、SX和ST系列的ALM高級框圖與Cyclone?Ⅴ器件相同，與Arria?Ⅴ?GZ器件的ALM高級框圖不同。圖2.5給出了Arria?Ⅴ?GZ器件的ALM高級框圖。

圖2.5Arria?Ⅴ?GZ器件的ALM高級結(jié)構(gòu)圖

5．Arria?Ⅴ的時鐘網(wǎng)絡(luò)和PLL

Arria?Ⅴ系列器件提供了三種時鐘網(wǎng)絡(luò)：全局時鐘網(wǎng)絡(luò)、局部時鐘網(wǎng)絡(luò)和外部時鐘網(wǎng)絡(luò)。Arria?Ⅴ?PLL對器件時鐘、外部系統(tǒng)時鐘以及高速I/O接口提供了可靠的時鐘管理。Arria?Ⅴ器件系列包含小數(shù)分頻PLL，它能用作小數(shù)分頻PLL或