電子工程師面試題

嵌入式面試

電子工程師面試題整理

2OI（）-OS-O2（W:11:2S問：r*「，，大中小

漢王筆試

下面是一些基本的數(shù)字電路知識問題，請簡要回答之。

a）什么是Setup和Holdup時間?

b）什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

0請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？

d）什么是“線與”邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？

e）什么是同步邏輯和異步邏輯？

D請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、

所存器/緩沖器）。

g）你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

2、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：

a）你所知道的可編程邏輯器件有哪些？

b）試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

3、設(shè)想你將設(shè)計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進(jìn)行設(shè)計（包

括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個過程。在各環(huán)節(jié)應(yīng)注意哪些問題？

6利浦一大唐筆試歸來

1,用邏輯們和emos電路實現(xiàn)ab+cd

2.用一個二選一mux和一個inv實現(xiàn)異或

3.給了reg的setup.hold時間，求中間組合邏輯的delay范圍。

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)

器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升

沿有效）T時間到達(dá)芯片，這個T就是建立時間-Setuptime.如不滿足set叩time,這個數(shù)據(jù)就

不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間

是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。時holdtime不夠，數(shù)據(jù)同

樣不能被打入觸發(fā)器。

4.如何解決亞穩(wěn)態(tài)

5.用verilog/vhdl寫一個Mb控制器

6.用verilog/vddl檢測stream中的特定字符串

信威dsp軟件面試題?

）DSP和通用處理器在結(jié)構(gòu)上有什么不同，請簡要畫出你熟悉

的一種DSP結(jié)構(gòu)圖

2）說說定點DSP和浮點DSP的定義（或者說出他們的區(qū)別）

3）說說你對循環(huán)尋址和位反序?qū)ぶ返睦斫?/p>

4）請寫出【一8,71的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。

用Q15表示出0.5和-0.5

揚(yáng)智電子筆試

第一題：用mos管搭出一個二輸入與非門。

第二題：集成電路前段設(shè)計流程，寫出相關(guān)的工具。

第三題：名詞IRQ,BIOS,USB,VHDL,SDR

第四題:unix命令cp-r,rm,uname

第五題：用波形表示D觸發(fā)器的功能

第六題：寫異步D觸發(fā)器的verilogmodule

第七題：WhatisPCChipset?

第八題：用傳輸門和倒向器搭一個邊沿觸發(fā)器

第九題：畫狀態(tài)機(jī)，接受1,2,5分錢的賣報機(jī)，每份報紙5分錢。

華為面題

（硬件）

全都是幾本模電數(shù)電信號單片機(jī)題目

1.用與非門等設(shè)計全加法器

2.給出兩個門電路讓你分析異同

3.名詞:sram,ssram,sdram

4.信號與系統(tǒng):在時域與頻域關(guān)系

5.信號與系統(tǒng):和4題差不多

6.晶體振蕩器，好像是給出振蕩頻率讓你求周期（應(yīng)該是單片機(jī)的,12分之一周期..

-）

7.串行通信與同步通信異同，特點，比較

8.RS232C高電平脈沖對應(yīng)的TTL邏輯是?（負(fù)邏輯?）

9.延時問題，判錯

10.史密斯特電路，求回差電壓

11.VCO是什么，什么參數(shù)（壓控振蕩器?）

12.用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖

13.什么耐奎斯特定律，怎么由模擬信號轉(zhuǎn)為數(shù)字信號

14.用D觸發(fā)器做個4進(jìn)制的計數(shù)

15.那種排序方法最快？

一、研發(fā)（軟件）

用C語言寫一個遞歸算法求N!；

給一個C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯誤；

防火墻是怎么實現(xiàn)的？

你對哪方面編程熟悉？

新太硬件面題

接著就是專業(yè)題目啦

（1）d觸發(fā)器和d鎖存器的區(qū)別

（2）有源濾波器和無源濾波器的原理及區(qū)別

（3）sram,falshmemory,及dram的區(qū)別？

（4）iir,fir濾波器的異同

（5）冒泡排序的原理

（6）操作系統(tǒng)的功能

（7）學(xué)過的計算機(jī)語言及開發(fā)的系統(tǒng)

（8）拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。

（續(xù)）11.23

模擬電路中國電子開發(fā)網(wǎng)2Y2w4duO_b/C8k

1、基爾霍夫定理的內(nèi)容是什么？中國電子開發(fā)網(wǎng)md#U*fT}3[*~}

基爾霍夫定律包括電流定律和電壓定律

電流定律：在集總電路中，任何時刻，對任--節(jié)點，所有流出節(jié)點的支路電流的代數(shù)和恒等

于零。

電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。

描述反饋電路的概念，列舉他們的應(yīng)用。

反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。

反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。

負(fù)反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和

非線性失真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用。

電壓負(fù)反饋的特點：電路的輸出電壓趨向于維持恒定。

電流負(fù)反饋的特點：電路的輸出電流趨向于維持恒定。

有源濾波器和無源濾波器的區(qū)別

無源濾波器：這種電路主要有無源元件R、L和C組成

有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。

集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定

的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做

得很高。

數(shù)字電路

,PS(adTG0h同步電路和異步電路的區(qū)別是什么？中國電子開發(fā)網(wǎng)#cBp3T3Dn%R

同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的

狀態(tài)的變化都與所加的時鐘脈沖信號同步。中國電子開發(fā)網(wǎng)4v!fc&FO{-]$g+AS*O

異步電路：電路沒有統(tǒng)?的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸

發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

8KF!'0ho02、什么是"線與”邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？中國電子開

發(fā)網(wǎng))Z,Bl"qu4gH{7w

將兩個門電路的輸出端并聯(lián)以實現(xiàn)與邏輯的功能成為線與。中國電子開發(fā)網(wǎng)I。V4ni"[X

M+K

在硬件上，要用OC門來實現(xiàn)，同時在輸出端口加一個上拉電阻。中國電子開發(fā)網(wǎng)PT(lz4I

~pI*N

由于不用OC門可能使灌電流過大，而燒壞邏輯門。中國電子開發(fā)網(wǎng)q7VlTlm*vx7zO{八14

3、解釋setup和holdtimeviolation,畫圖說明,并說明解決辦法。(威盛VIA2003.il.06上海

筆試試題)中國電子開發(fā)網(wǎng)+Mum-qV,~

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的

時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上升沿有

效)T時間到達(dá)芯片，這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能

被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

gMb|0fliroC/AO保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。

如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

&Oa2k4Y(j產(chǎn)c7ko建立時間(SetupTime)和保持時間(Holdtime),建立時間是指在時鐘邊沿

前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的

時間。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分

別被稱為建立時間裕量和保持時間裕量。

“ElZk"}61b;kX04、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）中國電

子開發(fā)網(wǎng)J.o（SI!t7z

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫

競爭。

產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。

解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。

名詞：SRAM、SSRAM、SDRAM

SRAM：靜態(tài)RAM

DRAM：動態(tài)RAM

SSRAM：SynchronousStaticRandomAccessMemory同步靜態(tài)隨機(jī)訪問存儲器。它的一種類

型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制

信號均于時鐘信號相關(guān)。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數(shù)據(jù)

輸入和輸出都由地址的變化控制。

SDRAM：SynchronousDRAM同步動態(tài)隨機(jī)存儲器

6、FPGA和ASIC的概念，他們的區(qū)別。（未知）

答案：FPGA是可編程ASIC。

ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個

用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門

陣列等其它ASIC（ApplicationSpecificIC）相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本

低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。

什么叫做OTP片、掩膜片，兩者的區(qū)別何在？

nf:}4N3_OOTPmeansonetimeprogram,■■次性編程

cBDA6ML6'0MTPmeansmultitimeprogram,多次性編程

9A1Yz#PvjOOTP（OneTimeProgram）是MCU的--種存儲器類型中國電子開發(fā)網(wǎng)」8QFFl$v

O*]o

MCU按其存儲器類型可分為MASK（掩模）ROM、OTP（一次性可編程）ROM、FLASHROM

等類型。

MASKROM的MCU價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應(yīng)用場合；

中國電子開發(fā)網(wǎng)+BqME0o”I3Nlb;plp

FALSHROM的MCU程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價格較高，適合對價格不敏感的

應(yīng)用場合或做開發(fā)用途；中國電子開發(fā)網(wǎng)3v&U#k-O#\x]

OTPROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定

靈活性，又要求低成本的應(yīng)用場合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。

單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么？

首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是

電源電壓，例如常用的5V。

接下來就是檢查復(fù)位引腳電壓是否正常。分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，

看是否正確。

然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波器探頭

的“X10”檔。另一個辦法是測量復(fù)位狀態(tài)下的10口電平，按住復(fù)位鍵不放，然后測量10口

（沒接外部上拉的P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為

晶振沒有起振。

另外還要注意的地方是，如果使用片內(nèi)ROM的話（大部分情況下如此，現(xiàn)在已經(jīng)很少有用

外部擴(kuò)ROM的了），一定要將EA引腳拉高，否則會出現(xiàn)程序亂跑的情況。有時用仿真器

可以，而燒入片子不行，往往是因為EA引腳沒拉高的緣故（當(dāng)然，晶振沒起振也是原因只

一）。經(jīng)過上面幾點的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源

濾波不好導(dǎo)致的。在單片機(jī)的電源引腳跟地引腳之間接上一個O.luF的電容會有所改善。如

果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定

時，就可以并上電容試試（越靠近芯片越好）。

模擬電路

1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）

2、平板電容公式（C=￡S/4;tkd）。（未知）

3、最基本的如三極管曲線特性。（未知）

4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）

5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反饋的

優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失

真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用）（未知）

6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子）

7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）

8、給出一個查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸）

9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺點，特

別是廣泛采用差分結(jié)構(gòu)的原因。（未知）

10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）

11、畫差放的兩個輸入管。（凹凸）

12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個晶體管級的運(yùn)

放電路。（仕蘭微電子）

13、用運(yùn)算放大器組成一個10倍的放大器。（未知）

14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的

rise/fall時間。（Infineon筆試試題）

15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R

上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾

波器。當(dāng)RC?T時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）

16、有源濾波器和無源濾波器的原理及區(qū)別（新太硬件）

17、有一時域信號S=V0sin（2pif0t）+Vlcos（2piflt）+V2sin（2pif3t+90）,當(dāng)其通過低通、帶通、高

通濾波器后的信號表示方式。（未知）

18、選擇電阻時要考慮什么？（東信筆試題）

19、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P

管還是N管，為什么？（仕蘭微電子）

20、給出多個mos管組成的電路求5個點的電壓。（Infineon筆試試題）

21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述其

優(yōu)缺點。（仕蘭微電子）

22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸）

23、史密斯特電路，求回差電壓。（華為面試題）

24、晶體振蕩器，好像是給出振蕩頻率讓你求周期（應(yīng)該是單片機(jī)的,12分之一周期….）（華為

面試題）

25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子）

26、VCO是什么，什么參數(shù)（壓控振蕩器）（華為面試題）

27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子）

28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）

29、求鎖相環(huán)的輸出頻率，給了一個鎖相環(huán)的結(jié)構(gòu)圖。（未知）

30、如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未

知）

31、一電源和一段傳輸線相連（長度為L,傳輸時間為T）,畫出終端處波形，考慮傳輸線無

損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）

32、微波電路的匹配電阻。（未知）

33、DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子）

34、A/D電路組成、工作原理。（未知）

35、實際工作所需要的一些技術(shù)知識（面試容易問到）。如電路的低功耗，穩(wěn)定，高速如何做

到，調(diào)運(yùn)放，布版圖注意的地方等等，一般會針對簡歷上你所寫做過的東西具體問，肯定會

問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個東西各個人就不一樣

了，不好說什么了。（未知）

數(shù)字電路

1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）

2、什么是同步邏輯和異步邏輯？（漢王筆試）

同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。

3、什么是“線與”邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）

線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc

門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應(yīng)加一個上拉電阻。

4、什么是Setup和Holdup時間？（漢王筆試）

5、setup和holdup時間，區(qū)別.（南山之橋）

6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化。（未知）

7、解釋setup和holdtimeviolation,畫圖說明，并說明解決辦法。（威盛VIA

2003.11.06上海筆試試題）

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的

時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有

效）T時間到達(dá)芯片，這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能

被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指

觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣

不能被打入觸發(fā)器建立時間（SetupTime）和保持時間（Holdtime）。建立時間是指在時鐘邊沿

前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的

時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)

metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，

那么超過量就分別被稱為建立時間裕量和保持時間裕量。

8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子）

9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫

競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：

一是添加布爾式的消去項，二是在芯片外部加電容。

10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）

常用邏輯電平：12V,5V,3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V

之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL

接到CMOS需要在輸出端口加一上拉電阻接至IJ5V或者12V。

1k如何解決亞穩(wěn)態(tài)。（飛利浦一大唐筆試）

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞

穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平

上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無

用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）

13、MOORE與MEELEY狀態(tài)機(jī)的特征。（南山之橋）

14、多時域設(shè)計中，如何處理信號跨時域。（南山之橋）

15>給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦一大唐筆試）

Delay<period-setup-hold

16、時鐘周期為T,觸發(fā)器DI的建立時間最大為Tlmax,最小為Timin。組合邏輯電路最大

延

遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（華

為）

17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決

定最大時鐘的因素，同時給出表達(dá)式。（威盛VIA2003.11.06上海筆試試題）

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA2003.11.06上海筆試試題）

19、一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。（威盛VIA

2003.11.06上海筆試試題）

20、給出一個門級的圖，又給了各個門的傳輸延時.，問關(guān)鍵路徑是什么，還問給出輸入，

使得輸出依賴于關(guān)鍵路徑。（未知）

21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)

點），全加器等等。（未知）

22、卡諾圖寫出邏輯表達(dá)使。（威盛VIA2003.11.06上海筆試試題）

23、化簡網(wǎng)人用,（：,口）=111（1,3,4,5,10,11,12,13,14,15）的和。（威盛）

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wellprocess.Plotitstransfercurve（Vbut-Vin）Andalsoexplainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve（威

盛筆試題circuitdesign-beijing-03.11.09）

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine

therationofchannelwidthofPMOSandNMOSandexplain

26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）

27、用mos管搭出一個二輸入與非門。（揚(yáng)智電子筆試）

28、pleasedrawthetransistorlevelschematicofaemos2inputANDgateand

explainwhichinputhasfasterresponseforoutputrisingedge.（lessdelay

time）（>（威盛筆試題circuitdesign-beijing-03.11.09）

29、畫出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路。（Infineon筆

試）

30、畫出CMOS的圖，畫出tow-to-onemuxgate。（威盛VIA2003.11.06上海筆試試題）

31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦一大唐筆試）

32、畫出Y=A*B+C的emos電路圖。（科廣試題）

33、用邏輯們和emos電路實現(xiàn)ab+cd。（飛利浦一大唐筆試）

34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C（D+E）。（仕蘭微電子）

35、利用4選1實現(xiàn)F（x,y,z）=xz+yz'。（未知）

36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化

簡。

37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。

（Infineon筆試）

38、為了實現(xiàn)邏輯（AXORB）OR（CANDD）,請選用以下邏輯中的一種，并說明為什

么？1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：NAND（未知）

39、用與非門等設(shè)計全加法器。（華為）

40、給出兩個門電路讓你分析異同。（華為）

41、用簡單電路實現(xiàn)，當(dāng)A為輸入時，輸出B波形為…（仕蘭微電子）

42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0

多，那么F輸出為1,否則F為0）,用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知）

43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）

44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚(yáng)智電子筆試）

45、用邏輯們畫出D觸發(fā)器。（威盛VIA2003.11.06上海筆試試題）

46、畫出DFF的結(jié)構(gòu)圖，用verilog實現(xiàn)之。（威盛）

47、畫出--種CMOS的D鎖存器的電路圖和版圖。（未知）

48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）

49、簡述latch和filp-flop的異同。（未知）

50、LATCH和DFF的概念和區(qū)別。（未知）

51、latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。

（南山之橋）

52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為）

53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）

54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）

55、Howmanyflip-flopcircuitsareneededtodivideby16（Intel）16分頻？

56、用filp-flop和logic-gate設(shè)■個1位加法器，輸入carryin和current-stage,輸出

carryout和next-stage.（未知）

57、用D觸發(fā)器做個4進(jìn)制的計數(shù)。（華為）

58、實現(xiàn)N位JohnsonCounter,N=5。（南山之橋）

59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢？（仕蘭

微電子）

60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL,如設(shè)計計數(shù)器。（未知）

61、BLOCKINGNONBLOCKING賦值的區(qū)別。（南山之橋）

62、寫異步D觸發(fā)器的verilogmodule。（揚(yáng)智電子筆試）

moduledff8（clk,reset,d,q）;

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@（posedgeelkorposedgereset）

if（reset）

q<=0;

else

q<=d;

endmodule

63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？（漢王筆試）

moduledivide2（elk,clk_o,reset）;

inputelk,reset;

outputclk_o;

wirein;

regout;

always@（posedgeelkorposedgereset）

if（reset）

out<=0;

else

out<=in;

assignin=-out;

assignclk_o=out;

endmodule

64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a）你所知道的可編程邏輯器

件有哪些？b）試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）

PAL,PLD,CPLD,FPGAo

moduledff8（clk,reset,d,q）;

inputelk;

inputreset;

inputd;

outputq;

regq;

always@（posedgeelkorposedgereset）

if（reset）

q<=0;

else

q<=d;

endmodule

65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）

66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。（未知）

67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知）

68、一個狀態(tài)機(jī)的題目用verilog實現(xiàn)（不過這個狀態(tài)機(jī)畫的實在比較差，很容易誤解

的。（瞬VIA2003.11.06上海筆試試題）

69、描述一個交通信號燈的設(shè)計。（仕蘭微電子）

70、畫狀態(tài)機(jī)，接受1,2,5分錢的賣報機(jī)，每份報紙5分錢。（揚(yáng)智電子筆試）

71、設(shè)計一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢

數(shù)（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計

的要求。（未知）

72、設(shè)計一個自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）

畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計

工程中可使用的工具及設(shè)計大致過程。（未知I）

73、畫出可以檢測10010串的狀態(tài)圖，并verilog實現(xiàn)之。（威盛）

74、用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋）

a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1,否則為0。

例如a：0001100110110100100110

b：0000000000100100000000

請畫出statemachine；請用RTL描述其statemachine0（未知）

75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦一大唐

筆試）

76、用verilog/vhdl寫一個fifo控制器（包括空，滿，半滿信號）。（飛利浦一大唐筆試）

77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx,其中，x

為4位二進(jìn)制整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5V假

設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微

電子）

78、sram,falshmemory,及dram的區(qū)別？（新太硬件面試）

79、給出單管DRAM的原理圖（西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9

—14b）,問你有什么辦法提高refreshtime,總共有5個問題，記不起來了。（降低溫

度,增大電容存儲容量）（Infineon筆試）

80、PleasedrawschematicofacommonSRAMcellwith6transistors,pointout

whichnodescanstoredataandwhichnodeiswordlinecontrol（威盛筆試題

circuitdesign-beijing-03.11.09）

81>名詞:sram,ssram,sdram

名詞IRQ,BIOS,USB,VHDL,SDR

IRQ:InterruptReQuest

BIOS:BasicInputOutputSystem

USB:UniversalSerialBus

VHDL:VHICHardwareDescriptionLanguage

SDR:SingleDataRate

壓控振蕩器的英文縮寫（VCO）。

動態(tài)隨機(jī)存儲器的英文縮寫（DRAM）。

名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、

IRQ,BIOS,USB,VHDL,VLSIVCO（壓控振蕩器）RAM（動態(tài)隨機(jī)存儲器），F(xiàn)IRHRDFT（離散

傅立葉變換）或者是中文的，比如：a.量化誤差b.直方圖c.白平衡

----模擬電路----

1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）

2、平板電容公式（C=￡S/4nkd）。（未知）

3、最基本的如三極管曲線特性。（未知）

4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）

5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）：負(fù)反饋的

優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失

真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用）（未知）

6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子）

7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）

8、給出一個查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸）

9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺點，特

別是廣泛采用差分結(jié)構(gòu)的原因。（未知）

10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）

11、畫差放的兩個輸入管。（凹凸）

12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個晶體管級的運(yùn)

放電路。（仕蘭微電子）

13、用運(yùn)算放大器組成一個10倍的放大器。（未知）

14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的

rise/fall時間。（Infineon筆試試題）

15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R

上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通

濾波器。當(dāng)RC?T時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）

16、有源濾波器和無源濾波器的原理及區(qū)別？（新太硬件）

17、有一時域信號S=V0sin（2pif0t）+Vlcos（2piflt）+V2sin（2pif3t+90）,當(dāng)其通過低通、帶通、高

通濾波器后的信號表示方式。（未知）

18、選擇電阻時要考慮什么？（東信筆試題）

19、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P

管還是N管，為什么？（仕蘭微電子）

20、給出多個mos管組成的電路求5個點的電壓。（Infineon筆試試題）

21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述其

優(yōu)缺點。（仕蘭微電子）

22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸）

23、史密斯特電路，求回差電壓。（華為面試題）

24、晶體振蕩器，好像是給出振蕩頻率讓你求周期（應(yīng)該是單片機(jī)的,12分之一周期….）（華為

面試題）

25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子）

26、VCO是什么，什么參數(shù)（壓控振蕩器?）（華為面試題）

27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子）

28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）

29、求鎖相環(huán)的輸出頻率，給了一個鎖相環(huán)的結(jié)構(gòu)圖。（未知）

30、如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未

知）

31>一電源和一段傳輸線相連（長度為L,傳輸時間為T）,畫出終端處波形，考慮傳輸線無

損耗。給出電源電壓波形圖，要求繪制終端波形圖。

32、微波電路的匹配電阻。（未知）

33、DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子）

34、A/D電路組成、工作原理。（未知）

35、實際工作所需要的一些技術(shù)知識（面試容易問到）。如電路的低功耗，穩(wěn)定，高速如何做

到，調(diào)運(yùn)放，布版圖注意的地方等等，一般會針對簡歷上你所寫做過的東西具體問，肯定會

問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個東西各個人就不一樣

了，不好說什么了。（未知）

——數(shù)字電路——

1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）

2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關(guān)系。異

步邏輯是各時鐘之間沒有固定的因果關(guān)系。

3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯

是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用。c門來實現(xiàn)，由于不用。c門可能

使灌電流過大，而燒壞邏輯門。同時在輸出端口應(yīng)加一個上拉電阻。

4、什么是Setup和Holdup時間？（漢王筆試）

5^setup和holdup時間，區(qū)別.（南山之橋）

6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化。（耒知）

7、解釋setup和holdtimeviolation,畫圖說明，并說明解決辦法。（威盛VIA2003.11.06上

海筆試試題）

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的

時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有

效）T時間到達(dá)芯片，這個T就是建立時間-Setuptime.如不滿足setuptime,這個數(shù)據(jù)就不能

被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指

觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣

不能被打入觸發(fā)器。建立時間（SetupTime）和保持時間（Holdtime）。建立時間是指在時鐘邊

沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變

的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)

metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，

那么超過量就分別被稱為建立時間裕量和保持時間裕量。

8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子）

9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的

輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。

如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去

項，二是在芯片外部加電容。

10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏

輯電平：12V,5V,3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，

而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS

需要在輸出端口加一上拉電阻接到5V或者12V。

11、如何解決亞穩(wěn)態(tài)。（飛利浦一大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)

到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法

預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平,

或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳

播下去。

12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）

13、MOORE與MEELEY狀態(tài)機(jī)的特征。（南山之橋）

14、多時域設(shè)計中，如何處理信號跨時域。（南山之橋）

15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦一大唐筆試）

Delay<period-setup-hold

16、時鐘周期為T,觸發(fā)器DI的建立時間最大為Tlmax,最小為Timin。組合邏輯電路最大

延遲為T2max,最小為T2min?問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（華

為）

17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決定最大

時鐘的因素，同時給出表達(dá)式。（威盛VIA2003.11.06上海筆試試題）

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA2003.11.06上海筆試試題）

19、一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。威盛VIA

2003.11.06上海筆試試題）

20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使

得輸出依賴于關(guān)鍵路徑。（未知）

21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點）,

全加器等等。（未知）

22、卡諾圖寫出邏輯表達(dá)使。（威盛VIA2003.11.06上海筆試試題）

23、化簡F（A,B,C,D）=m（l,3,4,5,10,ll,12/3,14,15）的和。（威盛）

24^pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wellprocess.Plotitstransfercurve（Vbut-Vin）Andalsoexplainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛筆試題

circuitdesign-beijing-03.11.09）

25>TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannel

widthofPMOSandNMOSandexplain?

26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）

27、用mos管搭出一個二輸入與非門。（揚(yáng)智電子筆試）

28、pleasedrawthetransistorlevelschematicofaemos2inputANDgateandexplainwhichinput

hasfasterresponseforoutputrisingedge.（lessdelaytime）。（威盛筆試題circuit

design-beijing-03.11.09）

29、畫出NOT,NAND,NOR的符號,真值表，還有transistorlevel的電路。（Infineon筆試）

30、畫出CMOS的圖，畫出tow-to-onemuxgate。（威盛VIA2003.11.06上海筆試試題）

31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦一大唐筆試）

32、畫出Y=A*B+C的emos電路圖。（科廣試題）

33、用邏輯們和emos電路實現(xiàn)ab+cd。（飛利浦一大唐筆試）

34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C（D+E）。（仕蘭微電子）

35、利用4選1實現(xiàn)F（x,y,z）=xz+yz'。（未知）

36、給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。

37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。

（Infineon筆試）

38、為了實現(xiàn)邏輯（AXORB）OR（CANDD）,請選用以下邏輯中的一種，并說明為什

么？1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：NAND（未

知）

39、用與非門等設(shè)計全加法器。（華為）

40、給出兩個門電路讓你分析異同。（華為）

41、用簡單電路實現(xiàn)，當(dāng)A為輸入時，輸出B波形為…（仕蘭微電子）

42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0

多，那么F輸出為1,否則F為0）,用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知）

43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試）

44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚(yáng)智電子筆試）

45、用邏輯們畫出D觸發(fā)器。（威盛VIA2003.11.06上海筆試試題）

46、畫出DFF的結(jié)構(gòu)圖，用verilog實現(xiàn)之。（威盛）

47>畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）

48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）

49簡述latch和flip-flop的異同。（未知）

50、LATCH和DFF的概念和區(qū)別。（未知）

51>latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。（南山

之橋）

52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為）

53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試）

54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）

55>Howmanyflip-flopcircuitsareneededtodivideby16?（Intel）16分頻？

56^用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage,輸出

carryout和next-stage.（未知）

57、用D觸發(fā)器做個4進(jìn)制的計數(shù)。（華為）

58、實現(xiàn)N位JohnsonCounter,N=5。（南山之橋）

59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進(jìn)制循環(huán)計數(shù)器，15進(jìn)制的呢？（仕蘭微

電子）

60、數(shù)字電路設(shè)計當(dāng)然必問Verilog/VHDL,如設(shè)計計數(shù)器。（未知）

61、BLOCKINGNONBLOCKING賦值的區(qū)別。（南山之橋）

62、寫異步D觸發(fā)器的verilogmodule。（揚(yáng)智電子筆試）

moduledff8（clk,reset,d,q）;

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@（posedgeelkorposedgereset）

if（reset）

q<=0;

else

q<=d;

endmodule

63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？（漢王筆試）

moduledivide2（elk,clk_o,reset）;

inputelk,reset;

outputclk_o;

wirein;

regout;

always@（posedgeelkorposedgereset）

if（reset）

out<=0;

else

out<=in;

assignin=-out;

assignclk_o=out;

endmodule

64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a）你所知道的可編程邏輯器

件有哪些？b）試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）

PAL,PLD,CPLD,FPGAo

moduledff8（clk,reset,d,q）;

inputelk;

inputreset;

inputd;

outputq;

regq;

always@（posedgeelkorposedgereset）

if（reset）

q<=0;

else

q<=d;

endmodule

65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）

66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進(jìn)制計數(shù)器。（未知）

67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知）

68、一個狀態(tài)機(jī)的題目用verilog實現(xiàn)（不過這個狀態(tài)機(jī)畫的實在比較差，很容易誤解的）。

（威盛VIA2003.11.06上海筆試試題）

69、描述一個交通信號燈的設(shè)計。（仕蘭微電子）

70、畫狀態(tài)機(jī)，接受1,2,5分錢的賣報機(jī)，每份報紙5分錢。（揚(yáng)智電子筆試）

71、設(shè)計一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。

（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求。（未知）

72、設(shè)計一個自動飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫

出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求；（3）設(shè)計工程中

可使用的工具及設(shè)計大致過程。（未知）

73、畫出可以檢測10010串的狀態(tài)圖，并verilog實現(xiàn)之。（威盛）

74、用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋）

a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1,否則為0。

例如a：0001100110110100100110

b：0000000000100100000000

請畫出statemachine；請用RTL描述其statemachine（>（未知）

75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦一大唐筆試）

76、用verilog/vhdl寫一個fifo控制器（包括空，滿，半滿信號）。（飛利浦一大唐筆試）

77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx,其中，x

為4位二進(jìn)制整數(shù)輸入信號。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5V假

設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微電

子）

78、sram,falshmemory,及dram的區(qū)別？（新太硬件面試）

79、給出單管DRAM的原理圖（西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9

-14b）,問你有什么辦法提高refreshtime,總共有5個問題，記不起來了。（降低溫度，增大

電容存儲容量）（Infineon筆試）

80>PleasedrawschematicofacommonSRAMcellwith6transistors,pointoutwhichnodescan

storedataandwhichnodeiswordlinecontrol?（威盛筆試題circuitdesign-beijing-03.11.09）

81>名詞:sram,ssram,sdram

名詞IRQ,BIOS,USB,VHDL,SDR

IRQ:InterruptReQuest

BIOS:BasicInputOutputSystem

USB:UniversalSerialBus

VHDL:VHICHardwareDescriptionLanguage

SDR:SingleDataRate

壓控振蕩器的英文縮寫（VCO）。

動態(tài)隨機(jī)存儲器的英文縮寫（DRAM）。

名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR^interrupt,pipeline、

IRQ,BIOS,USB,VHDL,VLSIVCO（壓控振蕩器）RAM（動態(tài)隨機(jī)存儲器），F(xiàn)IRHRDFT（離散

傅立葉變換）或者是中文的，比如：a.量化誤差b.直方圖c.白平衡

——IC設(shè)計基礎(chǔ)（流程、工藝、版圖、器件）——

1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路相

關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA

等的概念）。（仕蘭微面試題目）

2、FPGA和ASIC的概念，他們的區(qū)別。（未知）

答案：FPGA是可編程ASIC。

ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一

個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與

門陣列等其它ASIC（ApplicationSpecieIC）相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計

制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點

3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）

4、你知道的集成電路設(shè)計的表達(dá)方式有哪幾種？（仕蘭微面試題目）

5、描述你對集成電路設(shè)計流程的認(rèn)識。（仕蘭微面試題目）

6、簡述FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目）

7、IC設(shè)計前端到后端的流程和eda工具。（未知）

8、從RTLsynthesis到tapeout之間的設(shè)計flow,并列出其中各步使用的tool.（未知）

9、Asic的designflow。（威盛VIA2003.11.06上海筆試試題）

10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。（威盛）

11、集成電路前段設(shè)計流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試）先介紹下IC開發(fā)流程：

1.）代碼輸入（designinput）

用