集成電路制造工藝流程

2024/7/13

韓良1第一章集成電路制造工藝流程

集成電路（IntegratedCircuit）制造工藝是集成電路實現(xiàn)的手段，也是集成電路設計的基礎。2024/7/13

韓良21.無生產線集成電路設計技術隨著集成電路發(fā)展的過程，其發(fā)展的總趨勢是革新工藝、提高集成度和速度。設計工作由有生產線集成電路設計到無生產線集成電路設計的發(fā)展過程。無生產線（Fabless）集成電路設計公司。如美國有200多家、臺灣有100多家這樣的設計公司。

引言2024/7/13

韓良32.代客戶加工（代工）方式芯片設計單位和工藝制造單位的分離，即芯片設計單位可以不擁有生產線而存在和發(fā)展，而芯片制造單位致力于工藝實現(xiàn)，即代客戶加工（簡稱代工）方式。代工方式已成為集成電路技術發(fā)展的一個重要特征。

引言2024/7/13

韓良43.PDK文件首先，代工單位將經過前期開發(fā)確定的一套工藝設計文件PDK（PocessDesignKits)通過因特網(wǎng)傳送給設計單位。PDK文件包括：工藝電路模擬用的器件的SPICE（SimulationProgramwithICEmphasis）參數(shù)，版圖設計用的層次定義，設計規(guī)則，晶體管、電阻、電容等元件和通孔（VIA）、焊盤等基本結構的版圖，與設計工具關聯(lián)的設計規(guī)則檢查（DRC）、參數(shù)提?。‥XT）和版圖電路對照（LVS）用的文件。

引言2024/7/13

韓良54.電路設計和電路仿真設計單位根據(jù)研究項目提出的技術指標，在自己掌握的電路與系統(tǒng)知識的基礎上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進行電路設計、電路仿真（或稱模擬）和優(yōu)化、版圖設計、設計規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對照LVS，最終生成通常稱之為GDS-Ⅱ格式的版圖文件。再通過因特網(wǎng)傳送到代工單位。

引言2024/7/13

韓良65.掩模與流片代工單位根據(jù)設計單位提供的GDS-Ⅱ格式的版圖數(shù)據(jù)，首先制作掩模（Mask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩模上。一張掩模一方面對應于版圖設計中的一層的圖形，另一方面對應于芯片制作中的一道或多道工藝。在一張張掩模的參與下，工藝工程師完成芯片的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有序的固化到芯片上。這一過程通常簡稱為“流片”。

引言2024/7/13

韓良7代工（Foundry）廠家很多，如：無錫上華（0.6/0.5mCOS和4mBiCMOS工藝)上海先進半導體公司(1mCOS工藝)首鋼NEC(1.2/0.18mCOS工藝)上海華虹NEC(0.35mCOS工藝)上海中芯國際(8英寸晶圓0.25/0.18mCOS工藝)

引言6.代工工藝2024/7/13

韓良8代工（Foundry）廠家很多，如：宏力8英寸晶圓0.25/0.18mCMOS工藝華虹NEC8英寸晶圓0.25mCMOS工藝臺積電(TSMC)在松江籌建8英寸晶圓0.18mCMOS工藝聯(lián)華(UMC)在蘇州籌建8英寸晶圓0.18mCMOS工藝等等。

引言6.代工工藝2024/7/13

韓良97.境外代工廠家一覽表2024/7/13

韓良10F&F(FablessandFoundry)模式工業(yè)發(fā)達國家通過組織無生產線IC設計的芯片計劃來促進集成電路設計的專業(yè)發(fā)展、人才培養(yǎng)、技術研究和中小企業(yè)產品開發(fā)，而取得成效。這種芯片工程通常由大學或研究所作為龍頭單位負責人員培訓、技術指導、版圖匯總、組織芯片的工藝實現(xiàn)，性能測試和封裝。大學教師、研究生、研究機構、中小企業(yè)作為工程受益群體，自愿參加，并付一定費用。

引言8.芯片工程與多項目晶圓計劃2024/7/13

韓良118.芯片工程與多項目晶圓計劃RelationofF&F(無生產線與代工的關系)2024/7/13

韓良12多項目晶圓MPW（multi-projectwafer)技術服務是一種國際科研和大學計劃的流行方式。MPW技術把幾到幾十種工藝上兼容的芯片拼裝到一個宏芯片（Macro-Chip）上然后以步進的方式排列到一到多個晶圓上，制版和硅片加工費用由幾十種芯片分擔，極大地降低芯片研制成本，在一個晶圓上可以通過變換版圖數(shù)據(jù)交替布置多種宏芯片。

引言8.芯片工程與多項目晶圓計劃2024/7/13

韓良13代工單位與其他單位關系圖2024/7/13

韓良14集成電路制造工藝分類1.雙極型工藝（bipolar）2.MOS工藝3.BiMOS工藝2024/7/13

韓良15§1-1雙極集成電路典型的

PN結隔離工藝2024/7/13

韓良16

思考題1.需要幾塊光刻掩膜版(mask)?2.每塊掩膜版的作用是什么？3.器件之間是如何隔離的？4.器件的電極是如何引出的？5.埋層的作用？2024/7/13

韓良17

雙極集成電路的基本制造工藝，可以粗略的分為兩類：一類為在元器件間要做隔離區(qū)。隔離的方法有多種，如PN結隔離，全介質隔離及PN結-介質混合隔離等。另一類為器件間的自然隔離。典型PN結隔離工藝是實現(xiàn)集成電路制造的最原始工藝，迄今為止產生的各種雙極型集成電路制造工藝都是在此工藝基礎上改進而來的。2024/7/13

韓良1.1.1典型PN結隔離工藝流程埋層光刻襯底準備氧化埋層擴散生長外延隔離光刻基區(qū)光刻基區(qū)擴散、再分布（氧化）隔離擴散、推進(氧化)發(fā)射區(qū)光刻發(fā)射區(qū)擴散、氧化引線孔光刻淀積金屬光刻壓焊點氧化合金化及后工序反刻金屬淀積鈍化層2024/7/13

韓良191.1.1工藝流程P-Sub襯底準備（P型）

光刻n+埋層區(qū)

氧化n+埋層區(qū)注入

清潔表面2024/7/13

韓良20P-Sub1.1.1工藝流程（續(xù)1）

生長n-外延

隔離氧化

光刻p+隔離區(qū)p+隔離注入p+隔離推進N+N+N-N-2024/7/13

韓良211.1.1工藝流程（續(xù)2）

光刻硼擴散區(qū)P-SubN+N+N-N-P+P+P+

硼擴散

氧化2024/7/13

韓良221.1.1工藝流程（續(xù)3）

光刻磷擴散區(qū)

磷擴散

氧化P-SubN+N+N-N-P+P+P+PP2024/7/13

韓良231.1.1工藝流程（續(xù)4）

光刻引線孔

清潔表面P-SubN+N+N-N-P+P+P+PP2024/7/13

韓良241.1.1工藝流程（續(xù)5）

蒸鍍金屬

反刻金屬P-SubN+N+N-N-P+P+P+PP2024/7/13

韓良251.1.1工藝流程（續(xù)6）

鈍化P-SubN+N+N-N-P+P+P+PP

光刻鈍化窗口

后工序2024/7/13

韓良261.1.2光刻掩膜版匯總埋層區(qū)

隔離墻

硼擴區(qū)

磷擴區(qū)

引線孔

金屬連線

鈍化窗口GNDViVoVDDTR2024/7/13

韓良271.1.3外延層電極的引出歐姆接觸電極：金屬與參雜濃度較低的外延層相接觸易形成整流接觸（金半接觸勢壘二極管）。因此，外延層電極引出處應增加濃擴散。BP-SubSiO2光刻膠N+埋層N–-epiP+P+P+SiO2N–-epiPPN+N+N+鈍化層N+CECEBB2024/7/13

韓良281.1.4埋層的作用1.減小串聯(lián)電阻（集成電路中的各個電極均從上表面引出，外延層電阻率較大且路徑較長。BP-SubSiO2光刻膠N+埋層N–-epiP+P+P+SiO2N–-epiPPN+N+N+鈍化層N+CECEBB2.減小寄生pnp晶體管的影響（第二章介紹）2024/7/13

韓良291.1.5隔離的實現(xiàn)1.P+隔離擴散要擴穿外延層，與p型襯底連通。因此，將n型外延層分割成若干個“島”。2.P+隔離接電路最低電位，使“島”與“島”之間形成兩個背靠背的反偏二極管。N+N+N--epiPN--epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻膠N+埋層N–-epiSiO2P+P+P+SiO2N–-epiPPN+N+N+N+CECEBB鈍化層2024/7/13

韓良301.1.6練習1描述PN結隔離雙極工藝的流程及光刻掩膜版的作用；

2說明埋層的作用。2024/7/13

韓良31§1.2N阱硅柵CMOS集成電路制造工藝2024/7/13

韓良32

思考題1.需要幾塊光刻掩膜版？各自的作用是什么？2.什么是局部氧化（LOCOS)？

（LocalOxidationofSilicon)3.什么是硅柵自對準(SelfAligned)？4.N阱的作用是什么？5.NMOS和PMOS的源漏如何形成的？2024/7/13

韓良332024/7/13

韓良342024/7/13

韓良1.2.1N阱硅柵CMOS工藝主要流程

（參考P阱硅柵CMOS工藝流程）場區(qū)光刻襯底準備生長SiO2和Si3N4N阱光刻、注入、推進生長SiO2和Si3N4N管場區(qū)光刻、注入閾值電壓調整區(qū)光刻、注入清潔有源區(qū)表面、長柵氧場區(qū)氧化(局部氧化)多晶淀積、參雜、光刻N管LDD光刻、注入P+有源區(qū)光刻、注入P管LDD光刻、注入N+有源區(qū)光刻、注入BPSG淀積接觸孔光刻N+接觸孔光刻、注入淀積金屬1、反刻淀積絕緣介質通孔孔光刻淀積金屬2、反刻淀積鈍化層、光刻側墻氧化物淀積、側墻腐蝕2024/7/13

韓良361.2.2N阱硅柵CMOS工藝主要流程

1.襯底準備P+/P外延片P型單晶片2024/7/13

韓良37P-Sub1.2.2N阱硅柵CMOS工藝主要流程

2.氧化、光刻N-阱(nwell)2024/7/13

韓良38N阱P-Sub1.2.2N阱硅柵CMOS工藝主要流程

3.N-阱注入，N-阱推進,退火，清潔表面2024/7/13

韓良39P-SubN阱1.2.2N阱硅柵CMOS工藝主要流程

4.長薄氧、長氮化硅、光刻場區(qū)(active反版)2024/7/13

韓良40P-Sub1.2.2N阱硅柵CMOS工藝主要流程

5.場區(qū)氧化（LOCOS）,清潔表面

(場區(qū)氧化前可做N管場區(qū)注入和P管場區(qū)注入）2024/7/13

韓良41P-Sub1.2.2N阱硅柵CMOS工藝主要流程

6.柵氧化,淀積多晶硅，反刻多晶（polysilicon—poly)2024/7/13

韓良42P-SubP-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

7.P+active注入（Pplus）（硅柵自對準）2024/7/13

韓良43P-SubP-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

8.N+active注入（Nplus—Pplus反版）

（硅柵自對準）2024/7/13

韓良44P-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

9.淀積BPSG，光刻接觸孔(contact)，回流2024/7/13

韓良45P-Sub1.2.2N阱硅柵CMOS工藝主要流程

10.蒸鍍金屬1，反刻金屬1（metal1)2024/7/13

韓良46P-SubP-Sub1.2.2N阱硅柵CMOS工藝主要流程

11.絕緣介質淀積，平整化，光刻通孔(via)2024/7/13

韓良47P-Sub1.2.2N阱硅柵CMOS工藝主要流程

12.蒸鍍金屬2，反刻金屬2（metal2)2024/7/13

韓良48P-Sub1.2.2N阱硅柵CMOS工藝主要流程

13.鈍化層淀積，平整化，光刻鈍化窗孔(pad)2024/7/13

韓良491.2.3N阱硅柵CMOS工藝

光刻掩膜版匯總簡圖N阱

有源區(qū)

多晶PplusNplus

接觸孔

金屬1

通孔

金屬2PAD2024/7/13

韓良501.2.4局部氧化的作用2.減緩表面臺階3.減小表面漏電流P-SubN-阱1.提高場區(qū)閾值電壓2024/7/13

韓良511.2.5硅柵自對準的作用

在硅柵形成后，利用硅柵的遮蔽作用來形成MOS管的溝道區(qū)，使MOS管的溝道尺寸更精確，寄生電容更小。P-SubN-阱2024/7/13

韓良521.2.6MOS管襯底電極的引出NMOS管和PMOS管的襯底電極都從上表面引出，由于P-Sub和N阱的參雜濃度都較低，為了避免整流接觸，電極引出處必須有濃參雜區(qū)。P-SubN-阱2024/7/13

韓良1.2.7LDD注入

在P+（N+）有源區(qū)注入前可以進行LDD注入，以便減小短溝道效應和熱載流子效應。用Pplus版光刻后進行PMOS管LDD注入，用Nplus版光刻后進行NMOS管LDD注入，都是以光刻膠膜作為注入遮蔽膜。

LDD注入之后，先制作側墻，然后再進行P+（N+）有源區(qū)光刻、注入。2024/7/13

韓良1.2.8接觸孔摻雜

為了改善有源區(qū)接觸孔特性，在光刻接觸孔之后、回流之前，用Nplus版光刻，對接觸孔進行N+注入用Pplus版光刻，對接觸孔進行P+注入2024/7/13

韓良1.2.9其它MOS工藝簡介雙層多晶：易做多晶電容、多晶電阻、疊柵MOS器件，適合CMOS數(shù)/模混合電路、EEPROM等多層金屬：便于布線，連線短，連線占面積小，適合大規(guī)模、高速CMOS電路P阱CMOS工藝雙阱CMOS工藝E/DNMOS工藝2024/7/13

韓良561.2.10練習1.闡述N阱硅柵CMOS集成電路制造工藝的主要流程，說明流程中需要哪些光刻掩膜版及其作用。2.何為硅柵自對準？2024/7/13

韓良57§1.3其它集成電路制造工藝簡介2024/7/13

韓良581.3.1雙層多晶、多層金屬CMOS工藝雙層多晶：易做多晶電容、多晶電阻、疊柵MOS器件，適合CMOS數(shù)/?；旌想娐贰EPROM等多層金屬：便于布線，連線短，連線占面積小，適合大規(guī)模、高速CMOS電路2024/7/13

韓良591.3.2雙極型模擬集成電路工藝磷穿透擴散：減小串聯(lián)電阻離子注入：精確控制參雜濃度和結深BP-Sub