高二物理競賽課件電路中MSI二進制譯碼器應用舉例

電路中MSI二進制譯碼器應用舉例電路中MSI二進制譯碼器應用舉例⒈用二進制譯碼器實現(xiàn)組合邏輯函數(shù)

(ImplementingLogicFunctionsUsingDecoders)

因為n-2n二進制譯碼器的輸出對應于n變量函數(shù)的2n個最小項，所以可以借用此器件來實現(xiàn)任何組合邏輯函數(shù)。N0N1N2N3?74LS1391G1A1B1Y21Y01Y11Y3EN1/EN2/EN3/EN0~7/EN8~15N4U1/EN16~23/EN24~31/DEC0/DEC1/DEC2/DEC4/DEC6/DEC5/DEC7/DEC27/DEC30/DEC29/DEC31U2/DEC3/DEC26/DEC2874LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2B74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2BU5/DEC25/DEC24總的級聯(lián)譯碼器的輸出邏輯表達式為式中mi為N4N3N2N1N0

的對應最小項。/DECi=EN1+/EN2+/EN3+mii=0~31

此例中的樹形結構又稱為二級譯碼，速度較前例4-16譯碼器的一級譯碼要慢。當n數(shù)更大時，可以采用樹形結構的多級譯碼方案。例設計一個9-512二進制譯碼器。95129-512譯碼器例1用譯碼器74LS138實現(xiàn)F(x,y,z)=∑m(1,4,6,7)邏輯圖如下所示：74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2B&Fzyx+5V74LS20R例2設計一個一位全加器。設：Ci-1yixiSiCi0000010100111001011101110010100110010111由真值表得到Si=∑m3(1,2,4,7)Ci=∑m3(3,5,6,7)輸入端分別為：被加數(shù)輸入xi、加數(shù)輸入yi、低位向本位的進位輸入Ci-1輸出端分別為：本位的和輸出Si

本位向高位的進位輸出Ci則一位全加器的真值表如下所示。由一片74LS138和一片74LS20組成的一位全加器。

74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2B≥1sixiyiCi-1+5V?74LS20ci≥1?74LS20一位全加器邏輯圖RSi=∑m3(1,2,4,7)Ci=∑m3(3,5,6,7)⒉將譯碼器作為數(shù)據(jù)分配器(Demultiplexers)⑴數(shù)據(jù)分配器工作原理如圖所示為四路數(shù)據(jù)分配器的等效說明電路和邏輯圖。邏輯圖Y3Y2Y1Y0A1A0I等效電路Y3Y1Y2IY0四輸出多路分配器邏輯符號圖中：Y31A111A01I&&&&Y2Y1Y0邏輯符號1表達式為：Yi=I其中：i為地址碼An－1……A0的十進制值。I：傳送數(shù)據(jù)輸入端；A1，A0：地址碼輸入端；Y3，Y2，Y1，Y0：輸入的數(shù)據(jù)通道這種分配器被稱為“1~4多路分配器”。⑵用二進制譯碼器作為數(shù)據(jù)分配器例1用1/274LS139作為四輸出數(shù)據(jù)分配器。74LS1391G2G1A1B2B2A1Y21Y02Y02Y12Y22Y31Y11Y3A0IA1數(shù)據(jù)輸出將使能端G作為傳送數(shù)據(jù)輸入端，即I接至G端；將地址輸入端作為地址碼輸入端，即A0位接A地址端；A1位接B地址端。則：/Yi=Ii為地址碼A1A0的十進制數(shù)例2用74LS138作為八輸出數(shù)據(jù)分配器將G作為數(shù)據(jù)輸入端，G2A、G2A端接地；將地址端CBA分別接地址碼A2A1A0位。則：

yi=Ii為地址碼A2A1A0的十進制數(shù)74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2BIA0A1A2數(shù)據(jù)輸出“1”例一個8位輸入、3位輸出的編碼器。設計一個8-3二進制編碼器。輸入:I0~I7，輸出:Y0~Y2I7I6I5I4I3I2I1I0Y2Y1Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111①簡化