2024年EDA試題題庫及參考答案

一、選擇題：（20分）大規(guī)?？删幊唐骷匾蠪PGA、CPLD兩類，下列對CPLD構造與工作原理的描述中，對的的是：___D__ A.CPLD是基于查找表構造的可編程邏輯器件 B.CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱 C.初期的CPLD是從FPGA的構造擴展而來 D.在Xilinx企業(yè)生產(chǎn)的器件中，XC9500系列屬CPLD構造基于VHDL設計的仿真包括有①門級時序仿真、②行為仿真、③功能仿真和④前端功能仿真這四種，按照自頂向下的設計流程，其先後次序應當是：_________D A．①②③④ B.②①④③ C．④③②① D．②④③①下面對運用原理圖輸入設計措施進行數(shù)字電路系統(tǒng)設計，哪一種說法是對的的：__________BA．原理圖輸入設計措施直觀便捷，很適合完畢較大規(guī)模的電路系統(tǒng)設計B．原理圖輸入設計措施多用于較規(guī)范、規(guī)模不大的電路設計，和HDL代碼描述措施均可以被綜合，相得益彰C．原理圖輸入設計措施無法對電路進行功能描述D．原理圖輸入設計措施不適合進行層次化設計在VHDL語言中，下列對進程（PROCESS）語句的語句構造及語法規(guī)則的描述中，不對的的是：_______DA．PROCESS為一無限循環(huán)語句B．敏感信號發(fā)生更新時啟動進程，執(zhí)行完畢後，等待下一次進程啟動C．目前進程中申明的變量不可用于其他進程D．進程由闡明語句部分、并行語句部分和敏感信號參數(shù)表三部分構成對于信號和變量的說法，哪一種是不對的的：_________A A．信號用于作為進程中局部數(shù)據(jù)存儲單元 B．變量的賦值是立即完畢的 C．信號在整個構造體內(nèi)的任何地方都能合用 D．變量和信號的賦值符號不一樣樣進程中的信號賦值語句，其信號更新是___C____。按次序完畢；比變量更快完畢；在進程的最終完畢；都不對。VHDL語言共支持四種常用庫，其中哪種庫是顧客的VHDL設計現(xiàn)行工作庫：_______D A．IEEE庫 B．VITAL庫 C．STD庫 D．WORK工作庫VHDL語言是一種構造化設計語言；一種設計實體（電路模塊）包括實體與構造體兩部分，構造體描述___________。B器件外部特性；器件的內(nèi)部功能；器件的綜合約束；器件外部特性與內(nèi)部功能。下列語句中，不屬于并行語句的是：_______B A．進程語句 B．CASE語句 C．元件例化語句 D．WHEN…ELSE…語句10.下列標識符中，__________是不合法的標識符。BA.State0 B.9moon C.Not_Ack_0 D.signall二、EDA名詞解釋或者簡述（10分）寫出下列縮寫的中文（或者英文）含義：ASIC 專用集成電路FPGA 現(xiàn)場可編程門陣列IP 知識產(chǎn)權核（軟件包）FSM 有限狀態(tài)機5.HDL 硬件描述語言6.簡要解釋JTAG，指出JTAG的用途 JTAG，jointtestactiongroup，聯(lián)合測試行動小組的簡稱，又意指其提出的一種硬件測試原則，常用于器件測試、編程下載和配置等操作。三、VHDL程序填空：（20分）1.如下程序是一種BCD碼表達0～99計數(shù)器的VHDL描述，試補充完整。（10分）libraryieee;useieee.std_logic_1164.all;use____________________________________________;entitycnt100bis port( clk,rst,en:instd_logic; cq :outstd_logic_vector(7downto0); --計數(shù)輸出 cout:outstd_logic); --進位輸出endentitycnt100b;______________________bhvofcnt100bisbegin process(clk,rst,en) ______________cqi:std_logic_vector(7downto0); begin ifrst='1'then cqi:=__________________; --計數(shù)器清零復位 else if___________________________________then --上升沿判斷 ifen='1'then ifcqi(3downto0)<"1001"then --比較低4位 ______________________; --計數(shù)加1 else ifcqi(7downto4)<"1001"then --比較高4位 cqi:=cqi+16; else cqi:=(others=>'0'); endif; __________________________; --低4位清零 endif; endif; ____________; endif; ifcqi=_______________then --判斷進位輸出 cout<='1'; else cout<='0'; endif; __________________; endprocess;endarchitecturebhv;答案：libraryieee;useieee.std_logic_1164.all;use;entitycnt100bis port( clk,rst,en:instd_logic; cq :outstd_logic_vector(7downto0); --計數(shù)輸出 cout:outstd_logic); --進位輸出endentitycnt100b;architecturebhvofcnt100bisbegin process(clk,rst,en) variablecqi:std_logic_vector(7downto0); begin ifrst='1'then cqi:=(others=>‘0’); --計數(shù)器清零 else ifclk’eventandclk=‘1’then ifen='1'then ifcqi(3downto0)<"1001"then --比較低4位 cqi:=cqi+1; --計數(shù)加1 else ifcqi(7downto4)<"1001"then --比較高4位 cqi:=cqi+16; else cqi:=(others=>'0'); endif; cqi(3downto0):=“0000”; endif; endif; endif; endif; ifcqi=“10011001”then cout<='1'; else cout<='0'; endif; cq<=cqi; endprocess;endarchitecturebhv;2.VHDL程序填空：（10分）下面程序是n輸入與門的VHDL描述，試補充完整。__________ieee;use_____________________.all;entityandnis ________(n:integer); --類屬參數(shù)申明 port( a:instd_logic_vector(______downto0); c:outstd_logic);end;________________behavof________is --構造體申明begin process(____) _____________int:std_logic; --變量申明 begin int:=_____; --變量賦初值 forIina'length–1downto0loop --循環(huán)判斷 ifa(i)='0'then int:='0'; endif; endloop; c<=________; --輸出判斷成果 endprocess;endbehav;答案：libraryieee.std_logic_1164genericn-1architectureandnavariable‘1int四、VHDL程序調(diào)試改錯：（10分）一、仔細閱讀下列程序，回答問題LIBRARYIEEE; --1USEIEEE.STD_LOGIC_1164.ALL; --2ENTITYMOORE1IS --3 PORT( DATAIN :INSTD_LOGIC_VECTOR(1DOWNTO0); --4 CLK,RST:INSTD_LOGIC; --5 Q :OUTSTD_LOGIC_VECTOR(3DOWNTO0)); --6ENDMOORE1; --7ARCHITECTUREBEHAVOFMOORE1IS --8 SIGNALST_TYPEIS(ST0,ST1,ST2,ST3,ST4); --9 SIGNALC_ST:ST_TYPE; --10BEGIN --11 PROCESS(CLK,RST) --12 BEGIN --13 IFRST='1'THENC_ST<=ST0;Q<="0000"; --14 ELSIFCLK'EVENTANDCLK='1'THEN --15 CASEC_STIS --16 WHENST0=>IFDATAIN="10"THENC_ST<=ST1; --17 ELSEC_ST<=ST0; --18 ENDIF; Q<="1001"; --19 WHENST1=>IFDATAIN="11"THENC_ST<=ST2; --20 ELSEC_ST<=ST1; --21 ENDIF; Q<="0101"; --22 WHENST2=>IFDATAIN="01"THENC_ST<=ST3; --23 ELSEC_ST<=ST0; --24 ENDIF; Q<="1100"; --25 WHENST3=>IFDATAIN="00"THENC_ST<=ST4; --26 ELSEC_ST<=ST2; --27 ENDIF; Q<="0010"; --28 WHENST4=>IFDATAIN="11"THENC_ST<=ST0; --29 ELSEC_ST<=ST3; --30 ENDIF; Q<="1001"; --31 ENDCASE; --32 ENDIF; --33 ENDPROCESS; --34ENDBEHAV; --351．在程序中存在兩處錯誤，試指出，并闡明理由：在QuartusII中編譯時，其中一種提醒的錯誤為：Error(Line9):VHDLsyntaxerroratMOORE1.vhd(9)neartext"IS";expecting":",or","第9行，狀態(tài)機數(shù)據(jù)類型申明錯誤，關鍵字應為TYPE第32行，case語句缺乏whenothers處理異常狀態(tài)狀況2．修改對應行的程序（假如是缺乏語句請指出大體的行數(shù)）：錯誤1 行號：9程序改為：SIGNAL改為TYPE錯誤2 行號：32程序改為：之前添加一句whenothers=>c_st<=st0;五、閱讀下列VHDL程序，說出總體實現(xiàn)了什么功能，并對代碼進行解釋。(10分)1.ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone2.LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRISIS PORT( CONTROL:INSTD_LOGIC; INN :INSTD_LOGIC; Q :INOUTSTD_LOGIC; Y :OUTSTD_LOGIC);ENDTRIS;ARCHITECTUREONEOFTRISISBEGIN PROCESS(CONTROL,INN,Q) BEGIN IF(CONTROL='0')THEN Y<=Q; Q<='Z'; ELSE Q<=INN; Y<='Z'; ENDIF; ENDPROCESS;ENDONE;六、寫VHDL程序：（10分）1.設計10進制加法計數(shù)器，規(guī)定含異步清0和同步時鐘使能。注意：時鐘信號命名為CLK，使能信號為EN，清零信號為RST，計數(shù)輸出為CQ。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--計數(shù)器異步復位ELSIFCLK'EVENTANDCLK='1'THEN--檢測時鐘上升沿IFEN='1'THEN--檢測與否容許計數(shù)（同步使能）IFCQI<9THENCQI:=CQI+1;--容許計數(shù),檢測與否不不小于9ELSECQI:=(OTHERS=>'0');--不小于9，計數(shù)值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計數(shù)不小于9，輸出進位信號ELSECOUT<='0';ENDIF;CQ<=CQI;--將計數(shù)值向端口輸出ENDPROCESS;ENDbehav;2.試描述一種帶進位輸入、輸出的8位全加器 端口：A、B為加數(shù)，CIN為進位輸入，S為加和，COUT為進位輸出LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDER8IS PORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0); CIN:INSTD_LOGIC; COUT:OUTSTD_LOGIC; S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDADDER8;ARCHITECTUREONEOFADDER8IS SIGNALTS:STD_LOGIC_VECTOR(8DOWNTO0);BEGIN TS<=(‘0’&A)+(‘0 S<=TS(7DOWNTO0); COUT<=TS(8);ENDONE;七、VHDL程序設計：（20分）設計一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的構造體。(a)用if語句。(b)用case語句。(c)用whenelse語句。Libraryieee;Useieee.std_logic_1164.all;Entitymymuxis Port( sel:instd_logic_vector(1downto0); --選擇信號輸入 Ain,Bin:instd_logic_vector(1downto0); --數(shù)據(jù)輸入 Cout:outstd_logic_vector(1downto0));Endmymux;ArchitectureoneofmymuxisBegin Process(sel,ain,bin) Begin Ifsel=“00” Elsifsel=“01” Elsifsel=“10” Elsecout<=notbin; Endif; Endprocess;Endone;ArchitecturetwoofmymuxisBegin Process(sel,ain,bin) Begin Caseselis when“00” when“01” when“10” whenothers=>cout<=notbin; Endcase; Endprocess;Endtwo;ArchitecturethreeofmymuxisBegin Cout<=ainandbinwhensel=“00” Ainxorbinwhensel=“01” Notainwhensel=“10”Endthree;設計一種7段數(shù)碼顯示譯碼器，并逐行進