第6章-組合邏輯電路

第6章組合邏輯電路基礎(chǔ)6.1基本邏輯門電路6.2集成邏輯門電路6.3組合邏輯電路功能分析6.4組合邏輯電路設(shè)計(jì)6.1基本邏輯門電路6.1.1與邏輯關(guān)系和與門與邏輯關(guān)系:僅當(dāng)決定一個(gè)事件的全部條件都具備時(shí),這個(gè)事件才會(huì)發(fā)生的因果關(guān)系.L～220VS2S1只有當(dāng)開關(guān)S1和S2都閉合時(shí),燈泡L才會(huì)亮,則燈泡L與開關(guān)S1和S2之間具有與邏輯關(guān)系.1.與邏輯關(guān)系6.1.1與邏輯關(guān)系和與門二極管與門電路+UCCRD1ABLD212VA、B為輸入端，L為輸出端。從A、B端輸入的是低電平為0V高電平為5V的標(biāo)準(zhǔn)數(shù)字信號(hào)。2.與門下面分析當(dāng)輸入信號(hào)為高、低電平的不同組合時(shí)，輸出信號(hào)的狀態(tài)。ABLD1D2000導(dǎo)通導(dǎo)通01導(dǎo)通截止011導(dǎo)通導(dǎo)通110截止導(dǎo)通00v0v05v05v5v6.1.1與邏輯關(guān)系和與門與門工作原理：要使輸出L為高電平，其條件是輸入A與B必須都是高電平A、B的輸入中只要有一個(gè)低電平，輸出L就不能為高電平。ABLD1D2000導(dǎo)通導(dǎo)通01導(dǎo)通截止011導(dǎo)通導(dǎo)通110截止導(dǎo)通0邏輯表達(dá)式：L=A·B邏輯符號(hào)：&ABL與門邏輯真值表ABL0000111010016.1.2或邏輯關(guān)系和或門1.或邏輯關(guān)系或邏輯關(guān)系：當(dāng)決定一個(gè)事件的所有條件中，只要具備一個(gè)或幾個(gè)條件時(shí)，這個(gè)事件就會(huì)發(fā)生的因果關(guān)系。S2S1L～220V開關(guān)S1、S2并聯(lián)，當(dāng)S1、S2中只要有一個(gè)是閉合的燈L就會(huì)亮，只有一種情況，那就是開關(guān)S1、S2都是打開時(shí)，“燈亮”這件事情才不會(huì)發(fā)生。因此，“燈亮”這一結(jié)果與條件S1、S2閉合是“或”邏輯關(guān)系。6.1.2或邏輯關(guān)系和或門2.或門二極管或門電路RD1ABLD2A、B為輸入端，L為輸出端。從A、B端輸入的是低電平為0V高電平為5V的標(biāo)準(zhǔn)數(shù)字信號(hào)。下面分析當(dāng)輸入信號(hào)為高、低電平的不同組合時(shí)，輸出信號(hào)的狀態(tài)。ABLD1D2000截止截止01截止導(dǎo)通111導(dǎo)通導(dǎo)通110導(dǎo)通截止10005v5v5v6.1.2或邏輯關(guān)系和或門ABLD1D2000截止截止01截止導(dǎo)通111導(dǎo)通導(dǎo)通110導(dǎo)通截止1或門工作原理要使輸出L為高電平，其條件是輸入A與B至少有一個(gè)高電平。只有A、B的輸入中都為低電平，輸出L才為低電平。邏輯表達(dá)式：L=A+B邏輯符號(hào)：或門邏輯真值表ABL000011101111ABL≥16.1.3非邏輯關(guān)系和非門1.非邏輯關(guān)系非邏輯關(guān)系：事件的結(jié)果和決定事件的條件總是相反的因果關(guān)系。S～220VRL開關(guān)S“接通”，則燈L“不亮”,開關(guān)S“不接通”，則燈L“亮”.“燈亮”與”開關(guān)接通”之間的關(guān)系就是非邏輯關(guān)系。6.1.3非邏輯關(guān)系和非門2.非門三極管非門電路+UCC-UBBAR1R2RCLT+UD0截止“1”“1”飽和“0”非門邏輯真值表AL0101非門邏輯表達(dá)式：非門邏輯符號(hào)：1AL6.1.4復(fù)合邏輯門1.與非門&ABC1LL’L&ABC三輸入與非門邏輯表達(dá)式：

00010011101111011001011101011110ABLC與非門邏輯狀態(tài)表6.1.4復(fù)合邏輯門2.或非門00010010101011001000011001001110ABLC或非門邏輯真值表邏輯表達(dá)式：LABC≥11LABC≥1L’6.1.4復(fù)合邏輯門3.與或非門&A1B1C1&A2B2C2L≥1B2B1LA1C1&≥1A2C2邏輯表達(dá)式：6.1.4復(fù)合邏輯門4.異或門異或門邏輯功能：當(dāng)它的兩個(gè)輸入信號(hào)相同時(shí)，輸出為

低電平；相異時(shí)，輸出為高電平。邏輯符號(hào)：LAB=1邏輯表達(dá)式：異或門邏輯真值表ABL0000111011106.1.4復(fù)合邏輯門5.三態(tài)門三態(tài)門的輸出除了可以由高電平和低電平兩種狀態(tài)外，還具有輸出相當(dāng)于斷開的第三種狀態(tài)，常稱為高阻態(tài)或禁止態(tài)。&ABL&ABE低電平使能三態(tài)與門&ABL&E高電平使能三態(tài)與門例題1已知下列邏輯門電路及其輸入波形如圖所示，試畫出輸出F1、F2、F3

的波形，并寫出邏輯式。門電路是實(shí)現(xiàn)一定邏輯關(guān)系的電路。類型:與門、或門、非門、與非門、或非門、異或門……

。1、用二極管、三極管實(shí)現(xiàn)2、數(shù)字集成電路(大量使用)1)TTL集成門電路

2)MOS集成門電路實(shí)現(xiàn)方法:門電路小結(jié)門電路小結(jié)門電路符號(hào)表示式與門&ABYABY≥1或門非門1YAY=ABY=A+BY=A與非門&ABYY=AB或非門ABY≥1Y=A+B異或門=1ABYY=A

BAB兩輸入端的與門、或門、與非門、或非門對應(yīng)下列輸入波形的輸出波形分別如下：與門或門與門：全1才1；或門：有1就1與非門或非門與非門：有低必高，全高才低；或非門：有高必低，全低才高例題26.2集成邏輯門電路6.2.1TTL型集成邏輯門電路TTL是三極管-三極管邏輯電路的簡稱（Transistor-transistorlogic），它是構(gòu)成邏輯電路的基礎(chǔ)。與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。一、TTL型與非門電路1.與非門的內(nèi)部結(jié)構(gòu)6.2集成邏輯門電路+5VABCV1R1R2V2V3V4V5R3R5R4FT1等效電路+5vA

B

CR1C1B12、TTL與非門的基本原理+5VABCV1R1R2V2V3V4V5R3R5R4uo(F)設(shè)uA=0.3V

則

VB1=0.3+0.7=1VRLuo=5–uBE3–uBE4–uR2（?。?/p>

=5–0.7–0.7=3.6VF=1拉電流VB1=1Vuo=3.6V?+5vA

B

CR1

C1B1V2、V5截止V3、

V4導(dǎo)通+5VABCV1R1R2V2V3V4V5R3R5R4uo(F)設(shè)uA=uB=uC=3.6V，輸入端全部是高電平，

VB1升高，足以使V2,V5導(dǎo)通，uo=0.3V,F=0。且VB1=2.1V，V1發(fā)射結(jié)全部反偏。VC2=VCE2+VBE5=0.3+0.7=1V，使V3導(dǎo)通，V4截止。灌電流V1R1+VccVB1=2.1VVC2=1Vuo=0.3V5vA

B

CR1

C1B1由以上分析可知：當(dāng)輸入端A、B、C均為高電平時(shí)，輸出端Y為低電平。當(dāng)輸入端A、B、C中只要有一個(gè)為低電平，輸出端就為高電平,正好符合與非門的邏輯關(guān)系。ABCF&F=ABC3.TTL與非門的特性及參數(shù)（a）電壓傳輸特性01231234Ui/VUO/Vcab（b）輸出高電平UOH（c）輸出低電平UOL（d）開門電平UON（e）關(guān)門電平UOFF（f）輸入短路電流Iis（g）扇出系數(shù)N（h）平均延遲時(shí)間tpd輸出高電平UOH典型值：3.6v標(biāo)準(zhǔn)高電平：USH=2.4v輸出低電平UOL典型值：0.2v標(biāo)準(zhǔn)低電平：USL=0.4v+5VABV1R1R2V2V3V4V5R3R5R4FVDENVB1=1VEN=0時(shí)，VB1=1V，V2、V5截止；EN=1時(shí)，二極管VD截止，

F=AB，同TTL與非門。VB3=1V4.三態(tài)輸出門電路二極管VD導(dǎo)通，使VB3=1VV3、V4截止，輸出端開路（高阻狀態(tài)）1.CMOS反相器(CMOS非門)AFVP+VDDVN當(dāng)A為高電平時(shí)，VN導(dǎo)通VP截止，輸出F為低電平。當(dāng)A為低電平時(shí)，VP導(dǎo)通VN截止，輸出F為高電平。UGS（th）：NMOS為正，PMOS為負(fù)。6.2.2MOS型集成邏輯門電路ABVP1VP2VN1VN2+VDDF2.CMOS與非門VP1

與VP2并聯(lián)，VN1

與VN2串聯(lián)；當(dāng)AB都是高電平時(shí)VN1

與VN2同時(shí)導(dǎo)通VP1

與VP2同時(shí)截止；輸出F為低電平。當(dāng)AB中有一個(gè)是低電平時(shí)，VN1

與VN2中有一個(gè)截止，VP1

與VP2中有一個(gè)導(dǎo)通，輸出F為高電平。UGS（th）：NMOS為正，PMOS為負(fù)。3.CMOS或非門BVP1VP2VN1VN2+VDDAF當(dāng)AB中有一個(gè)是高電平，VN1

與VN2中有一個(gè)導(dǎo)通，VP1

與VP2中有一個(gè)截止，輸出F為低電平。當(dāng)AB都是低電平時(shí)，VN1

與VN2同時(shí)截止，VP1

與VP2同時(shí)導(dǎo)通；輸出F為高電平。UGS（th）：NMOS為正，PMOS為負(fù)。6.3組合邏輯電路功能分析組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。分析過程：邏輯圖邏輯表達(dá)式邏輯表達(dá)式化簡邏輯真值表邏輯功能邏輯代數(shù)式邏輯圖F=BC+AAB1C&F>1ABCF00011011101110001111010010111011真值表列下圖邏輯電路的表達(dá)式和真值表例題1&1分析下圖邏輯電路的功能。&1&ABFABABABF=ABAB=AB+AB真值表ABF001010100111功能:當(dāng)A、B取值相同時(shí)，輸出為1,是同或電路。AB=1FA+B=A?B反演定理：A?B=A+B例題2&1分析下圖邏輯電路的功能。&1&ABF真值表ABF000011101110功能:當(dāng)A、B取值不同時(shí)，輸出為1,是異或電路。AB=1FF=AB+AB=AB+AB例題36.3.1異或門電路的分析由邏輯圖得到邏輯表達(dá)式對邏輯表達(dá)式進(jìn)行化簡6.3.2加法器電路的分析由邏輯圖寫出H和J的邏輯表達(dá)式并化成最小項(xiàng)表達(dá)式：由最小項(xiàng)表達(dá)式直接列出真值表11110000001010111101100001110100ABJC加法器真值表H00001111被加數(shù)、加數(shù)以及低位的進(jìn)位三者相加稱為“全加”，實(shí)現(xiàn)全加操作的電路叫做全加器。AnBnCn-1Sn00000001101110001111010010111011真值表Cn011110001.全加器

COCnAnBnCISnCn-1全加器邏輯符號(hào)6.3.2加法器電路的分析四位二進(jìn)制數(shù)加法器6.3.3比較器的分析由邏輯圖得到輸出的邏輯表達(dá)式一位比較器真值表A<BA=BA>BAB000010110010010110016.3.3比較器的分析兩位數(shù)比較器邏輯表達(dá)式：其中6.3.4編碼器的分析在數(shù)字系統(tǒng)中，把若干個(gè)0、1數(shù)碼按照一定規(guī)則，編排成不同的二進(jìn)制代碼，用來表示不同信息（數(shù)字、字母、符號(hào)等）的過程稱為編碼。具有編碼功能的邏輯電路成為編碼器

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2n

N2.編碼器編碼：用數(shù)字或符號(hào)來表示某一對象或信號(hào)的過程稱為編碼

n位二進(jìn)制代碼可以表示2n個(gè)信號(hào)8421編碼：將十進(jìn)制的十個(gè)數(shù)0、1、2…9編成二進(jìn)制的8421代碼6.3.4編碼器的分析下圖是一個(gè)鍵控式BCD8421編碼器原理圖邏輯表達(dá)式：6.3.4編碼器的分析邏輯表達(dá)式：000輸出輸入B1B2B00

123456789B300011101000011110001101100000000001118421BCD碼編碼表6.3.4編碼器的分析優(yōu)先編碼器8-3線優(yōu)先權(quán)編碼器當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對其中一個(gè)優(yōu)先級別高的信號(hào)進(jìn)行編碼。即允許幾個(gè)信號(hào)同時(shí)有效，但電路只對其中優(yōu)先級別高的信號(hào)進(jìn)行編碼，而對其它優(yōu)先級別低的信號(hào)不予理睬。01111111111011111111110111111111

1011111111

1101111111

1110111111

1111011111

11111011DCBAY0Y2Y5Y4Y1Y3Y6Y7Y8Y9000100111001010101010111000000000001101

0111111110111111111108421編碼器真值表A=Y1Y3Y5Y7Y9=Y1+Y3+Y5+Y7

+Y9B=Y2Y3Y6Y7C=Y4Y5Y6Y7D=Y8Y9

編碼器編碼器&&&&???????????????+5VR10DCBA0123456789

0111A=Y1Y3Y5Y7Y9D=Y8Y9B=Y2Y3Y6Y7C=Y4Y5Y6Y7000100111001010101010111000000000001101

00111111111

011111111

01111111

0111111

011111

01111

0111

011DCBAY0Y2Y5Y4Y1Y3Y6Y7Y8Y9

01

08421優(yōu)先編碼器真值表C=Y7Y8Y9+Y6Y7Y8Y9+Y5Y6Y7Y8Y9+Y4Y5Y6Y7Y8Y9=（Y7+Y6Y7+Y5Y6Y7+Y4Y5Y6Y7）Y8Y9=（Y7+Y6+Y5+Y4）Y8Y9消去法A+AB=A+B6.3.5譯碼器的分析

譯碼是編碼的逆過程，即把原來賦予二進(jìn)制代碼的不同信息“翻譯”出來的過程。具有譯碼功能的邏輯電路成為譯碼器。

作為典型例子，這里介紹二進(jìn)制譯碼器和BCD8421碼顯示譯碼器。1.二進(jìn)制譯碼器

譯碼是編碼的反過程，將二進(jìn)制代碼按編碼時(shí)的原意翻譯成有特定意義的輸出量。3.譯碼器變量譯碼器若輸入變量的數(shù)目為n，則輸出端的數(shù)目N=2n例如：2線—4線譯碼器、3線—8線譯碼器、

4線—16線譯碼器等?，F(xiàn)以3線—8線譯碼器74LS138為例說明3-8線譯碼器邏輯圖及符號(hào)6.3.5譯碼器的分析邏輯表達(dá)式：6.3.5譯碼器的分析輸入ABCY0Y1Y2Y3Y4Y5Y6Y70000111111100110111111010110111110111110111110011110111101111110111101111110111111111110輸出E0E1+E20000000011111111

譯碼是編碼的反過程，將二進(jìn)制代碼按編碼時(shí)的原意翻譯成有特定意義的輸出量。1.變量譯碼器若輸入變量的數(shù)目為n，則輸出端的數(shù)目N=2n例如：2線—4線譯碼器、3線—8線譯碼器、

4線—16線譯碼器等?，F(xiàn)以3線—8線譯碼器74LS138為例說明A2A1A0Y0Y2Y5Y4Y1Y3Y6Y774LS138真值表00001110001111010010110101111111101111111101111111

10111111

11011111

11101111

11110111

111110Y0=A2A1A0Y1A2A1A0=Y2=A2A1A0Y7=A2A1A0……SCSASB+1010101010101010

10

11111111111111111A0

A2

A2

A2

A111A1A1A0

A0

&Y0=A2A1A0&…...&Y7=A2A1A0Y1A2A1A0=當(dāng)SA=1、SB=SC=0時(shí)，才正常譯碼。1SASBSCG>12.顯示譯碼器

在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制數(shù)顯示出來，這就要用顯示譯碼器。

顯示器件不同，相應(yīng)的譯碼器也就不同，這里我們只介紹一種適用于七段式LED數(shù)碼管的BCD8421碼七段顯示譯碼器。七段LED數(shù)碼管有共陽極和共陰極兩種類型。gfedcba6.3.5譯碼器的分析二-十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。2.顯示譯碼器（1）顯示器件：常用的是七段顯示器件abcdfgabcdefg111111001100001101101e

abfgecd?fg

abedc?+abcdefg?abcdefg+++++?以半導(dǎo)體數(shù)碼管為例，由特殊的半導(dǎo)體材料磷砷化鎵組成，當(dāng)一定的電流通過時(shí)，會(huì)發(fā)光。共陰極接法共陽極接法共有兩種接法共陽極型abcgdef+共陰極型abcdefg七個(gè)LED的陰極連在一起，工作時(shí)接地，七個(gè)陽極接譯碼器輸出，譯碼器輸出高電平有效，使LED發(fā)光。七個(gè)LED的陽極連在一起，工作時(shí)接高電平，七個(gè)陰極接譯碼器輸出，譯碼器輸出低電平有效，使LED發(fā)光。6.3.5譯碼器的分析74LS48七段字形顯示譯碼器的真值表A3A2A1A0

YaYbYcYdYeYfYg

顯示字形0000111111000010110000…..1000111111

11001111011

1A3A2A1A0YaYbYcYdYeYf

YgabcdefgR+5V74LS48數(shù)碼管A3A2A1A074LS48與數(shù)碼管的連接七段顯示譯碼器邏輯圖邏輯表達(dá)式：6.3.5譯碼器的分析Q3Q2Q1Q0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼七段顯示譯碼器真值表Q3Q2Q1Q0agfedcb譯碼器(共陰極)101001011116.3.6數(shù)據(jù)選擇器和數(shù)據(jù)分配器1.數(shù)據(jù)選擇器能夠?qū)崿F(xiàn)從多路數(shù)字信號(hào)通道中，選擇指定的一路信號(hào)進(jìn)行傳輸?shù)倪壿嫴考凶龆嗦窋?shù)據(jù)選擇器。例如：四路數(shù)據(jù)選擇器邏輯表達(dá)式:邏輯真值表:ABL00D0011101D1D2D36.3.6數(shù)據(jù)選擇器和數(shù)據(jù)分配器2.數(shù)據(jù)分配器數(shù)據(jù)分配器是數(shù)據(jù)選擇器的逆過程，它將一路數(shù)字信號(hào)送到多路數(shù)據(jù)通道中。數(shù)據(jù)分配器通常不用專門的芯片而是用譯碼器兼作。下圖是一個(gè)用T3138型3-8線譯碼器構(gòu)成的8路數(shù)據(jù)分配器。6.3.6數(shù)據(jù)選擇器和數(shù)據(jù)分配器輸入ABCY0Y1Y2Y3Y4Y5Y6Y71D000D11111111D0011D1111111D01011