第5章-掌握邏輯門電路和組合邏輯電路

學(xué)習(xí)目標(biāo)1.掌握常用數(shù)制的轉(zhuǎn)換。2.熟悉邏輯代數(shù)的基本公式和定律，掌握邏輯函數(shù)的化簡；3.熟悉常用門電路邏輯符號、邏輯功能及邏輯表達(dá)式。4.掌握組合邏輯電路的分析及設(shè)計。5.掌握常用組合邏輯功能器件的工作原理、特點。下一頁第一節(jié)數(shù)字與編碼第二節(jié)邏輯函數(shù)及應(yīng)用第三節(jié)邏輯門電路第四節(jié)組合邏輯電路小結(jié)下一頁返回一、

數(shù)字電路概述

二、數(shù)制

三、

編碼返回下一頁第一節(jié)數(shù)字與編碼返回下一頁第一節(jié)數(shù)字與編碼一、數(shù)字電路概述

1．?dāng)?shù)字電路人們把傳輸、控制、存儲、處理數(shù)字信號的電路稱為數(shù)字電路。

2．?dāng)?shù)字電路的特點（1）易于實現(xiàn)（2）成本低，使用方便。（3）由于數(shù)字電路有邏輯判斷能力，在控制系統(tǒng)、智能儀表中得到了廣泛的應(yīng)用。（4）數(shù)字信息易于長期保存。（5）保密性好。

返回下一頁第一節(jié)數(shù)字與編碼3．?dāng)?shù)字電路的分類（1）按集成度分類可分為：小規(guī)模、中規(guī)模、大規(guī)模和超大規(guī)模數(shù)字集成電路。

（2）按電路所用器件的不同可分為：雙極型和單極型兩類。

（3）按照電路的結(jié)構(gòu)和工作原理的不同可分為：組合邏輯電路和時序邏輯電路兩類。返回下一頁第一節(jié)數(shù)字與編碼二、數(shù)制

基數(shù)：亦稱進(jìn)位基數(shù)，在一個數(shù)位上，規(guī)定使用的數(shù)碼符號的個數(shù)。位權(quán)：數(shù)位的權(quán)值，在某一數(shù)位上數(shù)碼為1時所表征的數(shù)值，常簡稱為“權(quán)”。1．十進(jìn)制十進(jìn)制的特點：（1）使用十個基本數(shù)碼：“0，1，2，…，9”，基數(shù)是10。（2）計數(shù)規(guī)則是“逢十進(jìn)一”，即9＋1＝10。返回下一頁第一節(jié)數(shù)字與編碼

任意一個十進(jìn)制數(shù)都可以表示為各個數(shù)位上的數(shù)碼與其對應(yīng)的權(quán)的乘積之和。如十進(jìn)制是人們最熟悉的計數(shù)方式。返回下一頁第一節(jié)數(shù)字與編碼2．二進(jìn)制二進(jìn)制的特點：（1）規(guī)定使用二個基本數(shù)碼數(shù)：“0、1”，基數(shù)是2。（2）計數(shù)規(guī)則是“逢二進(jìn)一”，即1＋1＝10。二進(jìn)制數(shù)的權(quán)展開式，如：返回下一頁第一節(jié)數(shù)字與編碼3．八進(jìn)制八進(jìn)制的特點：（1）規(guī)定使用八個基本數(shù)碼數(shù)：“0，1，2，….7”，基數(shù)是8。（2）計數(shù)規(guī)則是“逢八進(jìn)一”。即7＋1＝10。

八進(jìn)制數(shù)的權(quán)展開式，如：返回下一頁第一節(jié)數(shù)字與編碼4．十六進(jìn)制十六進(jìn)制的特點：（1）規(guī)定使用十六個基本數(shù)碼數(shù)：“0，1，2，…，9，A,B,…E,F,”，基數(shù)是16。（2）計數(shù)規(guī)則是“逢十六進(jìn)一”。即F＋1＝10。十六進(jìn)制數(shù)的權(quán)展開式，如：

返回下一頁第一節(jié)數(shù)字與編碼5．?dāng)?shù)制間的轉(zhuǎn)換（1）二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)

要把一個二進(jìn)制數(shù)轉(zhuǎn)化為等值的十進(jìn)制數(shù)，只要將它按權(quán)展開即數(shù)碼和位權(quán)值相乘，然后再相加即可。如：返回下一頁第一節(jié)數(shù)字與編碼（2）十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)將十進(jìn)制數(shù)轉(zhuǎn)換為等值的二進(jìn)制數(shù)，可采用“除二取余法”。具體方法是：a.將十進(jìn)制數(shù)除以2，并依次記下余數(shù)，一直除到商數(shù)為零。b.把全部余數(shù)按相反的次序排列（先得到的余數(shù)為低位，后得到的余數(shù)為高位），即得所求二進(jìn)制數(shù)。

返回下一頁第一節(jié)數(shù)字與編碼如：所以：（44）10＝（101100）2

1．8421BCD碼在8421BCD碼中，選取四位自然二進(jìn)制數(shù)的前十種組合表示一位十進(jìn)制數(shù)0-9，它是恒權(quán)碼，從高位到低位權(quán)值分別為8、4、2、1。

返回下一頁第一節(jié)數(shù)字與編碼三、編碼用一定位數(shù)的二進(jìn)制數(shù)來表示十進(jìn)制數(shù)、字母或符號等稱為編碼。用四位二進(jìn)制數(shù)表示一位十進(jìn)制數(shù)稱為二——十進(jìn)制編碼，簡稱BCD碼。3．余3碼余3碼由8421碼加0011得到。它是一種無權(quán)碼。返回下一頁第一節(jié)數(shù)字與編碼2．2421碼及5421碼2421碼的權(quán)值依次為2、4、2、1，5421碼的權(quán)值依次為5、4、2、1，它們都是有權(quán)碼。返回下一頁第一節(jié)數(shù)字與編碼4．格雷碼格雷碼也叫循環(huán)碼，是按照“相鄰性”編碼的，即相鄰兩碼之間只有一位數(shù)字不同。它也是一種無權(quán)碼。常用BCD碼編碼如表5-1所示。一、

邏輯代數(shù)及基本運算公式

二、邏輯函數(shù)的化簡

返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用一、邏輯代數(shù)及基本運算公式1．邏輯代數(shù)邏輯代數(shù)亦稱布爾代數(shù)，它研究輸入條件和輸出結(jié)果的因果關(guān)系，采用二值函數(shù)進(jìn)行邏輯運算。2.邏輯代數(shù)基本公式和定律①常量之間的邏輯關(guān)系邏輯與：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用邏輯或：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用邏輯非：②變量與常量之間的邏輯關(guān)系邏輯與：邏輯或：邏輯非：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用③基本定律如表5-2所示。④常用公式：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用二、邏輯函數(shù)的化簡1．化簡方法①并項法。利用，將兩項合并為一項，消去一個變量。如②吸收法。利用公式吸收多余項。如返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用③消去法利用公式消去多余因子。如④配項法利用公式為某項配上合適的項，以便于函數(shù)式的化簡。如返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用2．化簡舉例[例11-1]化簡解：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用[例11-2]化簡解：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用[例11-3]化簡解：

返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用[例11-4]化簡解：返回下一頁第二節(jié)邏輯函數(shù)及應(yīng)用一、

基本邏輯門電路

二、復(fù)合門電路

返回下一頁第三節(jié)邏輯門電路下一頁第三節(jié)邏輯門電路

一、基本邏輯門電路基本邏輯門電路有與門、或門、非門。1．與門電路1）與邏輯當(dāng)決定事件（Y）發(fā)生的所有條件（A，B，C，…）都滿足時，事件（Y）才會發(fā)生。這種因果關(guān)系稱為與邏輯。如圖5-1

返回下一頁第三節(jié)邏輯門電路

（2）與門電路實現(xiàn)與邏輯關(guān)系的電路稱為與門電路。圖5-2（a）為具有二輸入端的二極管與門電路。圖5-2（b）為與門的邏輯符號，圖5-2（c）為與門的波形圖。返回下一頁第三節(jié)邏輯門電路

返回

表5-3與門真值表輸入輸出ABY000110110001邏輯功能可歸納為：“有0出0，全1出1。與邏輯的表達(dá)式為：下一頁第三節(jié)邏輯門電路

2.或門電路（1）或邏輯在決定事件（Y）發(fā)生的各種條件（A，B，C，…）中，只要有一個或多個條件具備，事件（Y）就發(fā)生。這種因果關(guān)系稱為或邏輯。如圖5-3所示。返回下一頁第三節(jié)邏輯門電路

（2）或門電路實現(xiàn)或邏輯關(guān)系的電路稱為或門電路。圖5-3（a）為具有二輸入端的二極管或門電路。圖5-3（b）為與門的邏輯符號，圖5-3（c）為與門的波形圖。返回下一頁第三節(jié)邏輯門電路

返回

表5-4或門真值表輸入輸出ABY000110110111邏輯功能可歸納為：“有1出1，全0出0。與邏輯的表達(dá)式為：下一頁第三節(jié)邏輯門電路

3.非門電路（1）非邏輯非邏輯指的是邏輯的否定。決定事件的條件只有一個，當(dāng)決定事件（Y）發(fā)生的條件（A）滿足時，事件不發(fā)生；條件不滿足，事件反而發(fā)生。如圖5-5所示。

返回下一頁第三節(jié)邏輯門電路

（2）非門電路：實現(xiàn)非邏輯關(guān)系的電路稱為非門。圖5-6（a）為三極管構(gòu)成的非門電路。圖5-6（b）為其邏輯符號。圖5-6（c）為非門電路的輸入與輸出波形圖。返回下一頁第三節(jié)邏輯門電路

返回

表5-5非門真值表輸入輸出AY01

10

邏輯功能可歸納為：“有0出1，有1出0。與邏輯的表達(dá)式為：下一頁第三節(jié)邏輯門電路

返回二、復(fù)合門電路將與門、或門、非門組合起來，可以構(gòu)成復(fù)合門。1．與非門:圖5-7（a）、（b）分別為與非門的邏輯結(jié)構(gòu)和邏輯符號。下一頁第三節(jié)邏輯門電路

返回

表5-6與非門真值表輸入輸出ABY000110111110邏輯功能可歸納為：“有0出1，全1出0。與非門的表達(dá)式為：下一頁第三節(jié)邏輯門電路

返回2．或非門圖5-8（a）、（b）分別為或非門的邏輯結(jié)構(gòu)和邏輯符號。

下一頁第三節(jié)邏輯門電路

返回

表5-7或非門真值表輸入輸出ABY000110111000邏輯功能可歸納為：“有1出0，全0出1?；蚍情T的表達(dá)式為：下一頁第三節(jié)邏輯門電路

返回3．異或門：圖5-9為邏輯符號。異或門的邏輯表達(dá)式為：異或門的邏輯功能為：“相異出1，相同出0?！毕乱豁摰谌?jié)邏輯門電路

返回

表5-8異或門真值表輸入輸出ABY000110110110一、組合邏輯電路的分析二、組合邏輯電路的設(shè)計三、中規(guī)模組合邏輯部件返回下一頁第四節(jié)組合邏輯電路下一頁第四節(jié)組合邏輯電路

返回一、組合邏輯電路的分析1.組合邏輯電路分析步驟如下：（1）根據(jù)已給組合電路邏輯圖逐級寫出輸出函數(shù)的邏輯表達(dá)式。（2）化簡所得邏輯表達(dá)式。（3）列出真值表。（4）根據(jù)真值表和邏輯表達(dá)式確定電路的邏輯功能。下一頁第四節(jié)組合邏輯電路

返回2.組合邏輯電路分析舉例[例5-5]組合邏輯電路如圖5-12所示，試分析該電路的功能。下一頁第四節(jié)組合邏輯電路

返回解：（1）由邏輯圖逐級寫出邏輯表達(dá)式（2）化簡與變換，寫出最簡表達(dá)式下一頁第四節(jié)組合邏輯電路

（3）由表達(dá)式列出真值表，如表5-9所示。（4）由真值表可知，Y與A、B是異或關(guān)系。返回輸入輸出ABY000110110110下一頁第四節(jié)組合邏輯電路

返回二、組合邏輯電路的設(shè)計1．組合邏輯電路的設(shè)計步驟（1）分析設(shè)計要求，定義輸入變量和輸出變量。（2）根據(jù)所要實現(xiàn)的邏輯功能列出真值表。（3）由真值表求出邏輯函數(shù)表達(dá)式。（4）化簡邏輯函數(shù)。（5）根據(jù)最簡（或最合理）表達(dá)式，畫出相應(yīng)的邏輯圖。下一頁第四節(jié)組合邏輯電路

返回

2．組合邏輯電路的設(shè)計舉例[例5-6]設(shè)計一個舉重裁判表決電路，若比賽有3個裁判，一個主裁判，兩個副裁判，比賽成功與否，由裁判按下自己面前的按鈕來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。解：（1）分析設(shè)計要求，列出真值表見表5-10所示。下一頁第四節(jié)組合邏輯電路

返回（2）由真值表寫出表達(dá)式：（3）化簡邏輯函數(shù)

表5-10真值表下一頁第四節(jié)組合邏輯電路

返回（4）畫出邏輯圖。見圖5-14。

下一頁第四節(jié)組合邏輯電路

返回三、中規(guī)模組合邏輯部件1．編碼器1）二進(jìn)制編碼器8線—3線編碼器，功能表見表5-11。

表5-118線-3線編碼器功能表下一頁第四節(jié)組合邏輯電路返回

圖5-16三位二進(jìn)制編碼邏輯圖下一頁第四節(jié)組合邏輯電路返回3）優(yōu)先編碼器優(yōu)先編碼器可以同時輸入兩個以上編碼信號，但只對其中一個優(yōu)先級別最高的信號進(jìn)行編碼。常見的有集成優(yōu)先編碼器74LS148。2）二－十進(jìn)制編碼器。把十進(jìn)制的十個數(shù)0-9轉(zhuǎn)換成二進(jìn)制代碼的電路，稱為二－十進(jìn)制編碼器。其中最常用的是8421BCD碼。下一頁第四節(jié)組合邏輯電路返回2．譯碼器將特定意義的二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)信號輸出的過程稱為譯碼，是編碼的逆過程。若譯碼器輸入為n，則其輸出端N≤。若N＝稱完全譯碼，若N＜稱部分譯碼。常用的譯碼器有二進(jìn)制譯碼器、二—十進(jìn)制譯碼器、顯示譯碼器等。（1）二進(jìn)制譯碼器常用的二進(jìn)制譯碼器有3線—8線譯碼器。下一頁第四節(jié)組合邏輯電路返回3線—8線譯碼器功能如表5-14所示下一頁第四節(jié)組合邏輯電路返回邏輯電路圖如圖5-19所示。常用的集成3線—8線譯碼器稱為74LS138，

圖5-19下一頁第四節(jié)組合邏輯電路返回二—十進(jìn)制譯碼器將4位二—十進(jìn)制代碼按其原意翻譯成10個十進(jìn)制數(shù)信號的邏輯電路，稱為二—十進(jìn)制譯碼器。如74LS42就是二—十進(jìn)制譯碼器。下一頁第四節(jié)組合邏輯電路返回3.加法器加法器是最基本的運算器。（1）半加器：用來完成兩個一位二進(jìn)制數(shù)求和的邏輯電路，只考慮本位數(shù)相加，而不考慮低位來的進(jìn)位。表11-17半加器的功能表下一頁第四節(jié)組合邏輯電路兩個一位二進(jìn)制數(shù)相加，運算式如下：0+0=0-----本位和為0，進(jìn)位00+1=1-----本位和為1，進(jìn)位01+0=1-----本位和為1，進(jìn)位01+1=10-----本位和為0，進(jìn)位1按照上面的運算可列出如表5-17所示的功能表。返回下一頁第四節(jié)組合邏輯電路返回表5-17半加器的功能表輸入輸出ABSC0001101100101001由功能表可寫出表達(dá)式:下一頁第四節(jié)組合邏輯電路返回可得邏輯圖5-22

（a）電路（b）邏輯符號圖5-22半加器的邏輯電路下一頁第四節(jié)組合邏輯電路返回2）全加器：在將兩個多位二進(jìn)制數(shù)相加時，除了進(jìn)行本位數(shù)相加外還要考慮和相鄰低位的進(jìn)位位相加的運算電路稱為全加器。全加器相加的數(shù)有三個：、、，結(jié)果有兩個，本位和與進(jìn)位。全加器的功能表如表5-18所示。下一頁第四節(jié)組合邏輯電路返回輸入輸出AiBiCi-1SiCi0000